JPS62251964A - 回路図出力方式 - Google Patents
回路図出力方式Info
- Publication number
- JPS62251964A JPS62251964A JP61094546A JP9454686A JPS62251964A JP S62251964 A JPS62251964 A JP S62251964A JP 61094546 A JP61094546 A JP 61094546A JP 9454686 A JP9454686 A JP 9454686A JP S62251964 A JPS62251964 A JP S62251964A
- Authority
- JP
- Japan
- Prior art keywords
- circuit diagram
- conversion
- arrangement pattern
- arrangement
- elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 title claims abstract description 44
- 238000006243 chemical reaction Methods 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims description 9
- 239000007924 injection Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＶＬＳＴ設計自動化システムにおける回略図
の自動作図方式に係り、特に、回路図の自動変換におけ
る変換後の出力方式に関する。
の自動作図方式に係り、特に、回路図の自動変換におけ
る変換後の出力方式に関する。
従来の回路図は、素子間の結線の長さを最小にしたり、
結線同志の交点を最少にする等の結線状況に重点を置き
素子を配置しており、素子や素子の集合によって表わさ
れる機能は配慮されていない。そのため、 （１）回路図変換において、変換後の回路図から変換前
の回路図を認識するのが難かしい。
結線同志の交点を最少にする等の結線状況に重点を置き
素子を配置しており、素子や素子の集合によって表わさ
れる機能は配慮されていない。そのため、 （１）回路図変換において、変換後の回路図から変換前
の回路図を認識するのが難かしい。
（２）上記の理由により、変換後の回路図を人手で検証
するのに手間がかかる。
するのに手間がかかる。
等の問題がある。なお、本件の関係する回路図自動変換
に関しては特願昭６０−８２４００号が出願されている
。
に関しては特願昭６０−８２４００号が出願されている
。
本発明の目的は、回路図の自動変換において、変換後の
素子の配置、配線を効率よく行うことが出来、かつその
回路図の分析が容易に行える回路図出力方式を提供する
ことにある。
素子の配置、配線を効率よく行うことが出来、かつその
回路図の分析が容易に行える回路図出力方式を提供する
ことにある。
上記の目的を達成するため、本発明は、変換前の回路図
を記憶しておく機能と、各素子の機能に対応する変換後
の配置パターンを有し、ある素子に対応する変換後の素
子の集合は、変換前の素子の位置を基準にし、配置パタ
ーンに従って配置するものである。
を記憶しておく機能と、各素子の機能に対応する変換後
の配置パターンを有し、ある素子に対応する変換後の素
子の集合は、変換前の素子の位置を基準にし、配置パタ
ーンに従って配置するものである。
以下１本発明の一実施例を第１図以下により詳細に説明
する。
する。
第１図は、本発明を実現する際のハードウェア構成を示
す図である。入力装置１１１１０によって回路結線情報
を入力し、記憶装置！１２０は、回路変換プログラム、
回路変換用知識群、及び入力情報を記憶する。出力装置
１３０は、変換後の回路図を出力する。
す図である。入力装置１１１１０によって回路結線情報
を入力し、記憶装置！１２０は、回路変換プログラム、
回路変換用知識群、及び入力情報を記憶する。出力装置
１３０は、変換後の回路図を出力する。
第２図は１本実施例における処理の流れの一例を示した
図である。処理ブロック２１０は、原回路図データ２０
０を読み込むステップで、処理ブロック２２０は１回路
図変換用知識群２３０によす入力回路図を変換するステ
ップである。処理ブロック２５０は、変換されたデータ
と原回路図の配置配線データ２４０とから目標回路図の
配置配線を行うステップで、処理ブロック２６０は、目
標回路図の配置配線データ２７０を出力するステップで
ある。
図である。処理ブロック２１０は、原回路図データ２０
０を読み込むステップで、処理ブロック２２０は１回路
図変換用知識群２３０によす入力回路図を変換するステ
ップである。処理ブロック２５０は、変換されたデータ
と原回路図の配置配線データ２４０とから目標回路図の
配置配線を行うステップで、処理ブロック２６０は、目
標回路図の配置配線データ２７０を出力するステップで
ある。
第３図は、第２図の処理ステップ２５０内の処理ステッ
プの詳細を示すフローチャート図である。
プの詳細を示すフローチャート図である。
まずステップ３００で変換前の素子の機能を読み込む０
次のステップ３１０で、変換前の素子の中心位置、及び
変換後の素子の配置に対する許容範囲を読み込み、ステ
ップ３２０で、変換後の素子情報を読み込む。以上の情
報を元に、ステップ３３０で、変換後の素子の集合の配
置（作図）パターンを読み込み、ステップ３４０で、変
換後の素子形状値、素子間距離等を具体的に決定する。
次のステップ３１０で、変換前の素子の中心位置、及び
変換後の素子の配置に対する許容範囲を読み込み、ステ
ップ３２０で、変換後の素子情報を読み込む。以上の情
報を元に、ステップ３３０で、変換後の素子の集合の配
置（作図）パターンを読み込み、ステップ３４０で、変
換後の素子形状値、素子間距離等を具体的に決定する。
ステップ３５０では、決定した配置情報を記憶しステッ
プ３６０で、次の素子機能を読み込む、読み込む素子機
能がなくなるまで以上の操作を行う。
プ３６０で、次の素子機能を読み込む、読み込む素子機
能がなくなるまで以上の操作を行う。
ステップ３８０では、配置位置が決った目標回路図を出
力する。
力する。
第４図は、本実施例で用いるＣＭＯＳの回路図の一例で
あり、第５図は、 ０ＭＯ３の回路図をＴ Ｉ Ｔ、の
回路図へ変換し、出力した図である。素子４００は、４
入力４出力のＮＯＲゲートであり、第５図の４つのイン
ジェクション（５１０，５２０，５３０゜５４０）に変
換される。これら４つのインジェクションは、変換前の
素子の中心位ｌｉ！４１０に対応する変換後の中心位置
５００を基準に、許容範囲５５０の中で均等に配置され
る。
あり、第５図は、 ０ＭＯ３の回路図をＴ Ｉ Ｔ、の
回路図へ変換し、出力した図である。素子４００は、４
入力４出力のＮＯＲゲートであり、第５図の４つのイン
ジェクション（５１０，５２０，５３０゜５４０）に変
換される。これら４つのインジェクションは、変換前の
素子の中心位ｌｉ！４１０に対応する変換後の中心位置
５００を基準に、許容範囲５５０の中で均等に配置され
る。
なお、第４図の素子４３０は入力端子、１４子４４０は
ＮＯＲゲート、１ｉ４子４５０はラッチゲート、素子４
６０はインバーターゲート、素子４７０は出力端子であ
る。
ＮＯＲゲート、１ｉ４子４５０はラッチゲート、素子４
６０はインバーターゲート、素子４７０は出力端子であ
る。
本発明によれば、変換後の回路図から、変換前の回路図
を容易に認識することができ設計者の検図作業が容易化
される。また本実施例によれば、変換後の素子の配置や
配線が効率良く行うことができる。
を容易に認識することができ設計者の検図作業が容易化
される。また本実施例によれば、変換後の素子の配置や
配線が効率良く行うことができる。
第１図は本発明の実現するハードウェア構成図。
第２図は本実施例の処理の流れを示すブロック図、第３
図は第２図の処理ブロック２５０の処理ステップを示す
フローチャート、第４図は本実施例に用いた（：ＭＯＳ
の回路図、第５図は第４図を変換し、本発明により出力
したＩＩＬの回路図である。 罰 ＺＩ２１ Ｔ ３ 図
図は第２図の処理ブロック２５０の処理ステップを示す
フローチャート、第４図は本実施例に用いた（：ＭＯＳ
の回路図、第５図は第４図を変換し、本発明により出力
したＩＩＬの回路図である。 罰 ＺＩ２１ Ｔ ３ 図
Claims (1)
- 【特許請求の範囲】 １、単機能を持つ素子群を認識する手段と、認識された
素子群に対応する配置パターンを生成する手段を有し、
素子、回路結線情報を入力データとし、前記手段で認識
された素子群ごとに、前記手段で生成された配置パター
ンにより素子群を配置する手段を有することを特徴とす
る回路図出力方式。 ２、前記配置パターン生成手段は、複数の配置パターン
データを記憶する装置と、該記憶装置から前記素子群と
マッチする配置パターンを取り出す手段を有することを
特徴とする特許請求の範囲第１項記載の回路図出力方式
。 ３、前記配置パターン生成手段は、取り出した配置パタ
ーンと、既に決定した他の素子群の配置パターンの状況
に応じて、配置パターン代替案を発生する手段を有する
ことを特徴とする特許請求の範囲第１項または第２項記
載の回路図出力方式。 ４、前記配置パターン生成手段は、変換後の素子の配置
パターンを生成する手段と、生成された配置パターンに
準じて作図を行う手段とを有することを特徴とする特許
請求の範囲第１項または第２項または第３項記載の回路
図出力方式。 ５、前記配置パターン生成手段は、変換前の素子群の基
準位置と、変換後の素子群に対する配置許容範囲を記憶
する手段と、変換後の素子群の配置パターンを生成する
手段と、前記の変換前の素子群の位置と、配置許容範囲
と前記の生成した配置パターンより変換後の素子群を基
準位置に許容範囲と配置パターンを満足して作図する手
段を有することを特徴とする特許請求の範囲第１項また
は第２項または第３項または第４項記載の回路図出力方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61094546A JPS62251964A (ja) | 1986-04-25 | 1986-04-25 | 回路図出力方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61094546A JPS62251964A (ja) | 1986-04-25 | 1986-04-25 | 回路図出力方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62251964A true JPS62251964A (ja) | 1987-11-02 |
Family
ID=14113306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61094546A Pending JPS62251964A (ja) | 1986-04-25 | 1986-04-25 | 回路図出力方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62251964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109871748A (zh) * | 2018-12-28 | 2019-06-11 | 上海工程技术大学 | 一种用于地铁电路图的智能识别装置 |
-
1986
- 1986-04-25 JP JP61094546A patent/JPS62251964A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109871748A (zh) * | 2018-12-28 | 2019-06-11 | 上海工程技术大学 | 一种用于地铁电路图的智能识别装置 |
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