JPS62243350A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS62243350A JPS62243350A JP61086321A JP8632186A JPS62243350A JP S62243350 A JPS62243350 A JP S62243350A JP 61086321 A JP61086321 A JP 61086321A JP 8632186 A JP8632186 A JP 8632186A JP S62243350 A JPS62243350 A JP S62243350A
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- JP
- Japan
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- terminal
- ring oscillator
- integrated circuit
- semiconductor integrated
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- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000012360 testing method Methods 0.000 claims abstract description 13
- 230000000694 effects Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路に関し、特に、遅延時間の評価
手段を有する半導体集積回路に関する。
手段を有する半導体集積回路に関する。
（従来の技術）
従来、半導体集積回路に論理回路と共にリングオツシレ
ータを搭載して遅延時間を観測し評価することが行われ
ている。例えば、Ａ１５００ＧＡＴＥ、ＲＡＮＤＯＭ
ＬＯＧＩＣ，ＬＡＲＧＥ−８ＣＡＬＥ ＩＮＴＥＧ
ＲＡＴＥＤ（ＬＳＩ）ＭＡＳＴＥＲ５ＬＩＣＥ（ＩＥＥ
ＪＯＵＲＮＡＬ ＯＦ ５ＯＬＩＤ−８ＴＡＴ
Ｅ ＣＩＲＣＵＩＴＳ ＶＯＬ、５Ｃ１４ＮＯ５０
ＣＴＯＢＥＲ１９７９）にこのような評価手段が示され
ている。集積回路が大規模になってくるにつれて遅延時
間が規格を満足しているかを測定することは、試験装置
が高価になることや、遅延時間と試験装置の測定値を補
正することが困難になムリングオツシレータの発振周波
数を測定することにより規格を満足しているか推定する
ようになってきた。
ータを搭載して遅延時間を観測し評価することが行われ
ている。例えば、Ａ１５００ＧＡＴＥ、ＲＡＮＤＯＭ
ＬＯＧＩＣ，ＬＡＲＧＥ−８ＣＡＬＥ ＩＮＴＥＧ
ＲＡＴＥＤ（ＬＳＩ）ＭＡＳＴＥＲ５ＬＩＣＥ（ＩＥＥ
ＪＯＵＲＮＡＬ ＯＦ ５ＯＬＩＤ−８ＴＡＴ
Ｅ ＣＩＲＣＵＩＴＳ ＶＯＬ、５Ｃ１４ＮＯ５０
ＣＴＯＢＥＲ１９７９）にこのような評価手段が示され
ている。集積回路が大規模になってくるにつれて遅延時
間が規格を満足しているかを測定することは、試験装置
が高価になることや、遅延時間と試験装置の測定値を補
正することが困難になムリングオツシレータの発振周波
数を測定することにより規格を満足しているか推定する
ようになってきた。
従来、第２図に示すように、大規模な集積回路で使用さ
れるリングオツシレータＡの第２のグランド端子Ａ−１
は論理回路Ｂの第１のグランド端子Ｂ−１と共通のグラ
ンドであり、リングオツシレータＡの第２の電源端子Ａ
−２は論理回路Ｂの第１の電源端子Ｂ−２と共通になっ
ておシ、リングオツシレータＡのイニシャライズ信号Ａ
−３およびリングオツシレータ出力Ａ−４は測定のため
に外部端子を使用していた。
れるリングオツシレータＡの第２のグランド端子Ａ−１
は論理回路Ｂの第１のグランド端子Ｂ−１と共通のグラ
ンドであり、リングオツシレータＡの第２の電源端子Ａ
−２は論理回路Ｂの第１の電源端子Ｂ−２と共通になっ
ておシ、リングオツシレータＡのイニシャライズ信号Ａ
−３およびリングオツシレータ出力Ａ−４は測定のため
に外部端子を使用していた。
ここでリングオツシレータＡは第３図にその例を示すよ
うに、ゲート１は第１のゲート人力１−１の信号を反転
した信号をナントゲート出力１−２に出力し、ナントゲ
ート出力１−２はゲート２の第１のゲート人力２−１に
接続されナントゲート出力１−２の信号を反転した信号
をナントゲート出力２−２に出力し、ナントゲート出力
２−２は次のゲートの第１のゲート入力に接続され、複
数のゲートに対しゲート出力を次のゲートの第１のゲー
ト入力に接続し、ｎ個目のゲー）ｎは第１のゲート入力
ｎ −１の信号を反転しゲート出力ｎ−２に出力するこ
とによりゲート１の第１のゲート人力１−１の信号を遅
延して反転した信号を作成しゲート１の第１のゲート人
力１−１に出力する。
うに、ゲート１は第１のゲート人力１−１の信号を反転
した信号をナントゲート出力１−２に出力し、ナントゲ
ート出力１−２はゲート２の第１のゲート人力２−１に
接続されナントゲート出力１−２の信号を反転した信号
をナントゲート出力２−２に出力し、ナントゲート出力
２−２は次のゲートの第１のゲート入力に接続され、複
数のゲートに対しゲート出力を次のゲートの第１のゲー
ト入力に接続し、ｎ個目のゲー）ｎは第１のゲート入力
ｎ −１の信号を反転しゲート出力ｎ−２に出力するこ
とによりゲート１の第１のゲート人力１−１の信号を遅
延して反転した信号を作成しゲート１の第１のゲート人
力１−１に出力する。
イニシャライズ信号Ａ−３はゲート１の第２のゲート人
力１−５に入力されゲートｎのゲート出力ｎ−２の信号
とアンドするされることによりイニシャライズ信号Ａ−
４をレベル＠０＃にすることによシゲートｎのゲート出
力がｎ −２のレベルにかかわらず、ゲート出力”１”
に出力しゲー）ｎのゲート出力ｎ −２をレベル１１”
にする。前記状態でイニシャライズ信号をレベル″″０
”からレベル″″１”にすることによシ発振が開始する
。
力１−５に入力されゲートｎのゲート出力ｎ−２の信号
とアンドするされることによりイニシャライズ信号Ａ−
４をレベル＠０＃にすることによシゲートｎのゲート出
力がｎ −２のレベルにかかわらず、ゲート出力”１”
に出力しゲー）ｎのゲート出力ｎ −２をレベル１１”
にする。前記状態でイニシャライズ信号をレベル″″０
”からレベル″″１”にすることによシ発振が開始する
。
ゲート１，２． ・・・、ｎのゲートグランド１−３
．２−３． ・・・、ｎ−３は各ゲートのグランド端
子であり、ゲート電源１−４．２−４． ・・・、ｎ
−４は各ゲートを動作させる電源端子であり、各々共通
の第２のグランド端子、第２の電源端子に接続される。
．２−３． ・・・、ｎ−３は各ゲートのグランド端
子であり、ゲート電源１−４．２−４． ・・・、ｎ
−４は各ゲートを動作させる電源端子であり、各々共通
の第２のグランド端子、第２の電源端子に接続される。
（発明が解決しようとヂる問題点）
上述したように、従来の半導体集積回路では遅延時間が
規格を満足しているかの測定は可能であるが、リングオ
ツシレータＡは測定を終了すれば半導体集積回路として
使用されない部分であるにもかかわらず外部端子を使用
しており、かつ電力を消費するという欠点があった。
規格を満足しているかの測定は可能であるが、リングオ
ツシレータＡは測定を終了すれば半導体集積回路として
使用されない部分であるにもかかわらず外部端子を使用
しており、かつ電力を消費するという欠点があった。
（問題点を解決するための手段）
本発明は、上記従来の半導体集積回路の欠点を除去する
ためになされたものであり、本発明の半導体集積回路は
、論理回路とリングオツシレータを有し、その論理回路
とリングオツシレータは各々グランド端子と電源端子と
を備え、論理回路のグランド端子へリングオツシレータ
のグランド端子が接続され、リングオツシレータの電源
端子は論理回路の電源端子とは独立したテスト用の非外
部端子としたことを特徴としている。
ためになされたものであり、本発明の半導体集積回路は
、論理回路とリングオツシレータを有し、その論理回路
とリングオツシレータは各々グランド端子と電源端子と
を備え、論理回路のグランド端子へリングオツシレータ
のグランド端子が接続され、リングオツシレータの電源
端子は論理回路の電源端子とは独立したテスト用の非外
部端子としたことを特徴としている。
また、リングオツシレータは、テスト用の非外部端子を
もつイニシャライズ回路を備えることができる。
もつイニシャライズ回路を備えることができる。
（実施例）
次に本発明の実施例について、第１図を参照して説明す
る。
る。
論理回路Ｂは第１のグランド端子Ｂ−１と第１の電源端
子Ｂ−２と入力信号Ｂ−３と出力信号Ｂ−４を有し半導
体集積回路の機能を遂行する。リングオツシレータＡは
上述したように半導体集積回路の遅延時間が規格を満足
するかを推定する回路であり、前述のように第３図の一
実施例で示されるような回路であり、第２のグランド端
子Ａ−１と第２の電源端子Ａ−２とイニシャライズ信号
Ａ−３とリングオツシレータ出力Ａ−４から構成される
発振回路である。ここで第２のグランド端子Ａ−１は論
理回路Ｂの第１のグランド端子Ｂ −１と接続しており
、第２の電源端子Ａ−２は第１の電源端子Ｂ−２と独立
してテスト時のみ使用し半導体集積回路の外部端子とな
らない端子に接続される。
子Ｂ−２と入力信号Ｂ−３と出力信号Ｂ−４を有し半導
体集積回路の機能を遂行する。リングオツシレータＡは
上述したように半導体集積回路の遅延時間が規格を満足
するかを推定する回路であり、前述のように第３図の一
実施例で示されるような回路であり、第２のグランド端
子Ａ−１と第２の電源端子Ａ−２とイニシャライズ信号
Ａ−３とリングオツシレータ出力Ａ−４から構成される
発振回路である。ここで第２のグランド端子Ａ−１は論
理回路Ｂの第１のグランド端子Ｂ −１と接続しており
、第２の電源端子Ａ−２は第１の電源端子Ｂ−２と独立
してテスト時のみ使用し半導体集積回路の外部端子とな
らない端子に接続される。
本発明はまた上記構成において、リングオツシレータＡ
のイニシャライズ信号Ａ−３およびリングオツシレータ
出力Ａ−４もまたテスト時のみ使用し半導体集積回路の
外部端子とならない端子に接続される。
のイニシャライズ信号Ａ−３およびリングオツシレータ
出力Ａ−４もまたテスト時のみ使用し半導体集積回路の
外部端子とならない端子に接続される。
（発明の効果）
以上説明したように、リングオツシレータＡの第２の電
源端子を半導体集積回路の外部端子としないため各端子
を半導体集積回路の四辺の端に配置する必要がなく、ピ
ン制限を緩和し、かつテスト時のみ電力を消費し、半導
体集積回路を実際に使用する時は電力を消費しないため
、消費電力を小さくする効果がある。
源端子を半導体集積回路の外部端子としないため各端子
を半導体集積回路の四辺の端に配置する必要がなく、ピ
ン制限を緩和し、かつテスト時のみ電力を消費し、半導
体集積回路を実際に使用する時は電力を消費しないため
、消費電力を小さくする効果がある。
また第１および第２のグランド端子は共通となるがリン
グオツシレータの消費電力は少ないので論理回路で必要
な端子数で十分であり端子数は増加しない。
グオツシレータの消費電力は少ないので論理回路で必要
な端子数で十分であり端子数は増加しない。
本発明はまたリングオツシレータＡのイニシャライズ信
号Ａ−３およびリングオツシレータ出力Ａ−４を半導体
集積回路の外部端子としないためさらにピン制限を緩和
できる効果がある。
号Ａ−３およびリングオツシレータ出力Ａ−４を半導体
集積回路の外部端子としないためさらにピン制限を緩和
できる効果がある。
第１図は本発明による実施例の構成図、第２図および第
３図は従来例の構成図である。 Ｂ・・・論理回路 Ｂ−１・・・論理回路Ｂの第１のグランド端子Ｂ−２・
・・論理回路Ｂの第１の電源端子Ｂ−３・・・論理回路
Ｂの入力信号 Ｂ−４・・・論理回路Ｂの出力信号 Ａ・・・リングオツシレータ Ａ−１・・・リングオツシレータＡの第２のグランド端
子 Ａ−２・・・リングオツシレータＡの第２の電源端子 Ａ−３・・・リングオツシレータＡのイニシャライズ信
号 Ａ−４・・・リングオツシレータＡのリングオツシレー
タ出力 １．２．・・・・・・、ｎ・・・ゲート１−１．１−２
．・・・・・・、１−ｎ・・・第１のゲート入力 １−２．２−１． ・・・・・・、ｎ−２・・・ナント
ゲート出力 １−３．２−３． ・・・・・・、ｎ−３・・・ゲー
トグランド １−４．２−４． ・・・・・・、ｎ−４・・・ゲート
電１−５・・・第２のゲート入力 １−６・・・アンドゲート出力
３図は従来例の構成図である。 Ｂ・・・論理回路 Ｂ−１・・・論理回路Ｂの第１のグランド端子Ｂ−２・
・・論理回路Ｂの第１の電源端子Ｂ−３・・・論理回路
Ｂの入力信号 Ｂ−４・・・論理回路Ｂの出力信号 Ａ・・・リングオツシレータ Ａ−１・・・リングオツシレータＡの第２のグランド端
子 Ａ−２・・・リングオツシレータＡの第２の電源端子 Ａ−３・・・リングオツシレータＡのイニシャライズ信
号 Ａ−４・・・リングオツシレータＡのリングオツシレー
タ出力 １．２．・・・・・・、ｎ・・・ゲート１−１．１−２
．・・・・・・、１−ｎ・・・第１のゲート入力 １−２．２−１． ・・・・・・、ｎ−２・・・ナント
ゲート出力 １−３．２−３． ・・・・・・、ｎ−３・・・ゲー
トグランド １−４．２−４． ・・・・・・、ｎ−４・・・ゲート
電１−５・・・第２のゲート入力 １−６・・・アンドゲート出力
Claims (2)
- （１）論理回路とリングオツシレータとを有する半導体
集積回路において、前記論理回路はグランド端子と電源
端子を備え、前記リングオツシレータはグランド端子と
電源端子を備え、前記リングオツシレータのグランド端
子は前記論理回路のグランド端子へ接続されており、前
記リングオツシレータの電源端子はテスト用の非外部端
子としたことを特徴とする半導体集積回路。 - （２）前記リングオツシレータはテスト用の非外部端子
を有するイニシャライズ回路を備えたことを特徴とする
特許請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61086321A JPS62243350A (ja) | 1986-04-15 | 1986-04-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61086321A JPS62243350A (ja) | 1986-04-15 | 1986-04-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62243350A true JPS62243350A (ja) | 1987-10-23 |
Family
ID=13883569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61086321A Pending JPS62243350A (ja) | 1986-04-15 | 1986-04-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62243350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521612A (en) * | 1990-08-20 | 1996-05-28 | Multio Products Scandinavia Ab | Method and device for reduction of electric field radiation from a liquid crystal display unit |
-
1986
- 1986-04-15 JP JP61086321A patent/JPS62243350A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521612A (en) * | 1990-08-20 | 1996-05-28 | Multio Products Scandinavia Ab | Method and device for reduction of electric field radiation from a liquid crystal display unit |
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