JPS62242351A - 半導体装置 - Google Patents

半導体装置

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JPS62242351A
JPS62242351A JP61085753A JP8575386A JPS62242351A JP S62242351 A JPS62242351 A JP S62242351A JP 61085753 A JP61085753 A JP 61085753A JP 8575386 A JP8575386 A JP 8575386A JP S62242351 A JPS62242351 A JP S62242351A
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JP
Japan
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die mount
mount area
lead patterns
resistor
statics
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Pending
Application number
JP61085753A
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English (en)
Inventor
Kazufumi Terachi
寺地　和文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
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Publication of JPS62242351A publication Critical patent/JPS62242351A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に、静電気による破壊を
適格に防止するようにした半導体装置に関する。
〔従来の技術〕
静電気による破壊を防止するようにした半導体装置とし
て、例えば、第３図に示すものがある。この半導体装置
は、例えば、メモリカードや、ＩＣカードに適用される
ものであり、半導体素子が集積化されているＩＣＣ２Ｏ
４、ＩＣＣ２Ｏ４外部接触用端子２３の間の配線２１と
、配線内に挿入された抵抗２２より構成されている。
以上の構成において、外部接続用端子２３が外部に露出
しているために、ＩＣＣ２Ｏ４静電気によって破壊する
恐れがあるが、配ｖＡ２１間に抵抗２３が挿入されてい
るため、抵抗２３を介した配線間の接続によって電位低
下をもたらし、１０部２０が静電気によって破壊するの
を防止する。
〔発明が解決しようとする問題点〕
しかし、従来の半導体装置によれば、隣接配線間では抵
抗値が等しくなるが、それ以外の配線の間では隣接配線
間の抵抗値よりも大きくなるため静電気破壊防止の効果
が薄れるという不都合がある。一方、前述した抵抗値が
等しくなるように回路基板を製作すると、工数が増加す
るため、コストアップすることになる。
〔問題点を解決するための手段〕
本発明は上記に鑑みてなされたものであり、コストアッ
プを抑えながら静電気破壊を適格に防止するため、半導
体素子がマウントされるダイマウント部と複数のリード
パターンの間にそれぞれ抵抗を挿入するようにした半導
体装置を提供するものである。
以下、本発明の半導体装置を詳細に説明する。
〔実施例〕
第１図および第２図は本発明の一実施例を示し、樹脂基
板、繊維強化樹脂基板、セラミック基板等の回路基板１
１上に、半導体素子１４をマウントするための、例えば
、Ｃｕのバターニングによるダイマウント部エリア１２
と、複数のＩＣ接続用リードパターン１３が設けられて
いる。このダイマウント部エリア１２に半導体素子１４
が、Ａ８ペースト、Ａｕ−５ｉ等の接着剤１５でマウン
トされ、ＩＣ接続用リードパターン１３と半導体素子１
４がＡβ、Ａｌ１等のワイヤー１６で接続されている。
ダイマウント部エリア１２はアース用パターン１２ａを
有し、また、ダイマウント部エリア１２と複数のＩＣ接
続用リードパターン１３との間には、カーボン粉を含む
ポリイミド等のペーストで５００Ω〜５ＭΩ程度の抵抗
１７が印刷によって形成されている。尚、１日はエポキ
シ等のチップ保護層である。
以上の構成において、複数のＩＣ接続用リードパターン
１３が抵抗１７を介してダイマウント部エリア１２に接
続され、また、ダイマウント部エリア１２がアース用パ
ターン１２ａを介してアースされているため、ＩＣ接続
用リードパターン１３が外部接触用端子（図示せず）を
介して外部に露出していても、静電気による電位上昇を
適格に抑えるため、静電気破壊を確実に防止することが
できる。
〔発明の効果〕
以上説明した通り、本発明の半導体装置によれば、半導
体素子がマウントされるダイマウント部と複数のリード
パターンの間にそれぞれ抵抗を挿入したため、コストア
ンプを抑えながら静電気破壊を適格に防止することがで
きる。
【図面の簡単な説明】
第１図および第２図は本発明の一実施例を示し、第１図
は断面図、第２図は平面図。第３図は従来の半導体装置
を示す説明図。 符号の説明

Claims (1)

  1. 【特許請求の範囲】 回路基板上のダイマウント部上に半導体素子を記置し、
    この半導体素子と回路基板のリードパターンをワイヤー
    ボンディングによって接続した半導体装置において、 前記ダイマウント部と前記リードパターンの間に所定の
    抵抗値を有した抵抗を挿入したことを特徴とする半導体
    装置。
JP61085753A 1986-04-14 1986-04-14 半導体装置 Pending JPS62242351A (ja)

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Application Number Priority Date Filing Date Title
JP61085753A JPS62242351A (ja) 1986-04-14 1986-04-14 半導体装置

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JP61085753A JPS62242351A (ja) 1986-04-14 1986-04-14 半導体装置

Publications (1)

Publication Number Publication Date
JPS62242351A true JPS62242351A (ja) 1987-10-22

Family

ID=13867617

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61085753A Pending JPS62242351A (ja) 1986-04-14 1986-04-14 半導体装置

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JP (1) JPS62242351A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01273344A (ja) * 1988-04-25 1989-11-01 Matsushita Electric Ind Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01273344A (ja) * 1988-04-25 1989-11-01 Matsushita Electric Ind Co Ltd 半導体装置

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