JPS62241051A - 共有メモリシステム - Google Patents
共有メモリシステムInfo
- Publication number
- JPS62241051A JPS62241051A JP61083546A JP8354686A JPS62241051A JP S62241051 A JPS62241051 A JP S62241051A JP 61083546 A JP61083546 A JP 61083546A JP 8354686 A JP8354686 A JP 8354686A JP S62241051 A JPS62241051 A JP S62241051A
- Authority
- JP
- Japan
- Prior art keywords
- shared memory
- memory
- common bus
- bus
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は共有メモリシステムに関し、特にキャシュメモ
リ制御における共有メモリシステムに関する。
リ制御における共有メモリシステムに関する。
共通バス間に接続される共有メモリは、デュアルポート
で両系バスよシ独立にアクセスされるため、各々の共通
バスは他系のバスから共有メモリが書換える事が見えな
い。そのためキャシュメモリが接続された場合、キャシ
ュメモリ内には共有メモリのコピーを持つ事を避けなけ
ればならない。
で両系バスよシ独立にアクセスされるため、各々の共通
バスは他系のバスから共有メモリが書換える事が見えな
い。そのためキャシュメモリが接続された場合、キャシ
ュメモリ内には共有メモリのコピーを持つ事を避けなけ
ればならない。
よって従来はキャシュメモリ内に共有メモリアドレス空
間を意識する回路を例えばスイッチ設定。
間を意識する回路を例えばスイッチ設定。
比較器等で実現するか、ソフトウェアの場合、共有メモ
リアドレス空間アクセス時はキャシュメモリバイパスモ
ード等のコマンドを発行しなければならなかった。
リアドレス空間アクセス時はキャシュメモリバイパスモ
ード等のコマンドを発行しなければならなかった。
上述した従来の共有メモリシステムでは、特別な共有メ
モリアドレス空間検出回路を設けるためのハードウェア
が必要であシ、又ソフトウェアに於いテハキャシュメモ
リバイパスモードのコマンドを共有メモリアクセスの度
発行しなければならず又、このコマンドを検出する回路
がキャシュメモリ内に必要である。更に従来の共有メモ
リシステムでは共有メモリの増設等があった場合、ハー
ドウェアの設定変更又はζソフトウェア上に於いても認
識しなければならないというわずられしいといり欠点が
あり、ハードウェア及び設定スイッチ等のため、信頼性
の面からも好ましくない欠点を有していた。
モリアドレス空間検出回路を設けるためのハードウェア
が必要であシ、又ソフトウェアに於いテハキャシュメモ
リバイパスモードのコマンドを共有メモリアクセスの度
発行しなければならず又、このコマンドを検出する回路
がキャシュメモリ内に必要である。更に従来の共有メモ
リシステムでは共有メモリの増設等があった場合、ハー
ドウェアの設定変更又はζソフトウェア上に於いても認
識しなければならないというわずられしいといり欠点が
あり、ハードウェア及び設定スイッチ等のため、信頼性
の面からも好ましくない欠点を有していた。
本発明の共有メモリシステムは複数のＩ／Ｏ制御部と主
記憶装置とキャシーメモリを介して中央処理装置とが接
続され次第１の共通バスと、複数のＩ／Ｏ制御部のみが
接続され次第２の共通バスとの間に接続され、第１の共
通バス又は第２の共通バスにより独立にアクセスされる
共有メモリシステムに於いて、第１の共通バスからのり
−ドアクセス時に返送するデータと共に共有メモリのリ
ードアクセスを意味する参照信号１を第１の共通バスに
出力する共有メモリと、この参照信号１によりノーヒツ
トによるリプレース動作を禁止する事を有するキャシュ
メモリとを有している。
記憶装置とキャシーメモリを介して中央処理装置とが接
続され次第１の共通バスと、複数のＩ／Ｏ制御部のみが
接続され次第２の共通バスとの間に接続され、第１の共
通バス又は第２の共通バスにより独立にアクセスされる
共有メモリシステムに於いて、第１の共通バスからのり
−ドアクセス時に返送するデータと共に共有メモリのリ
ードアクセスを意味する参照信号１を第１の共通バスに
出力する共有メモリと、この参照信号１によりノーヒツ
トによるリプレース動作を禁止する事を有するキャシュ
メモリとを有している。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例におけるシステム構成を示す
。第２図は本発明の一実施例である共有メモリとキャシ
ュメモリ制御を示す。第１図に於いて、キャシュメモＩ
Ｊ ／Ｏは主記憶装置（ＭＥＭ）４０のコピーを有する
高速バッファメモリであり、中央処理装置（Ｃ）’Ｕ）
３０よシアクセスされるものである。Ｉ／Ｏ制御部（
Ｉｌｏ）ｓｏ〜７０はＭＥＭ４０とＣＰＵ３０との間で
データ転送を行う制御部であり、共有メモリ２０もアク
セスする。一方第２の共通バス２００はｌ／Ｏ８０〜９
０のみが在存し、共有メモリ２０とのデータ転送及び共
有メモリ２０の一部を介してＣＰＵ３０との間でＩ／Ｏ
命令の受授を行う構成となっている。共有メモリ２０は
第１の共通バス／Ｏ０又は第２の共通バスよシ各々独立
してアクセスされる。尚共有メモリの両系の競合制御及
び、キャシーメモリとしての一般的動作説明は直接関係
無込ので省く。第２図において、本実施例はキャシュメ
モリ／Ｏと共有メモリ２０の接続に於ける回路構成で、
共有メモリ２０は第１又は第２の共通バス／Ｏ０，２０
０ によりデュアルポートでアクセスされアドレス制
御部１４にて共有メモリ２０がアクセスされ几事を認識
し、記憶部１７のデータをＣＭ制御部（共有メモリ制御
部）１６にてリード／ライト制御するものである。デー
タ制御部１５は両パスに対するデータ制御を行うもので
ある。第１の共通バス／Ｏ０からのリード要求時、デー
タを転送する際、同時に第１の共通バス／Ｏ０にＣＭＲ
ＥＦ十信号ａを出力する。
。第２図は本発明の一実施例である共有メモリとキャシ
ュメモリ制御を示す。第１図に於いて、キャシュメモＩ
Ｊ ／Ｏは主記憶装置（ＭＥＭ）４０のコピーを有する
高速バッファメモリであり、中央処理装置（Ｃ）’Ｕ）
３０よシアクセスされるものである。Ｉ／Ｏ制御部（
Ｉｌｏ）ｓｏ〜７０はＭＥＭ４０とＣＰＵ３０との間で
データ転送を行う制御部であり、共有メモリ２０もアク
セスする。一方第２の共通バス２００はｌ／Ｏ８０〜９
０のみが在存し、共有メモリ２０とのデータ転送及び共
有メモリ２０の一部を介してＣＰＵ３０との間でＩ／Ｏ
命令の受授を行う構成となっている。共有メモリ２０は
第１の共通バス／Ｏ０又は第２の共通バスよシ各々独立
してアクセスされる。尚共有メモリの両系の競合制御及
び、キャシーメモリとしての一般的動作説明は直接関係
無込ので省く。第２図において、本実施例はキャシュメ
モリ／Ｏと共有メモリ２０の接続に於ける回路構成で、
共有メモリ２０は第１又は第２の共通バス／Ｏ０，２０
０ によりデュアルポートでアクセスされアドレス制
御部１４にて共有メモリ２０がアクセスされ几事を認識
し、記憶部１７のデータをＣＭ制御部（共有メモリ制御
部）１６にてリード／ライト制御するものである。デー
タ制御部１５は両パスに対するデータ制御を行うもので
ある。第１の共通バス／Ｏ０からのリード要求時、デー
タを転送する際、同時に第１の共通バス／Ｏ０にＣＭＲ
ＥＦ十信号ａを出力する。
一方、キャシュメモリ／Ｏは電源ＯＮ時、又は初期化に
於いて、キーシュメモリ／Ｏ内におるデータは無効化さ
れる事は周知の事実である。よって、ＣＰＵ３０からの
最初のリードアクセスはＮｏ −ｂ ｉ ｔ（要求アド
レスは存在しない）となり、ＭＥＭ４０又は共有メモリ
２０ヘリード要求が行われる。
於いて、キーシュメモリ／Ｏ内におるデータは無効化さ
れる事は周知の事実である。よって、ＣＰＵ３０からの
最初のリードアクセスはＮｏ −ｂ ｉ ｔ（要求アド
レスは存在しない）となり、ＭＥＭ４０又は共有メモリ
２０ヘリード要求が行われる。
ＭＥＭ４０に対する要求時にＮｏ −ｈｉ ｔとなった
時は、ＭＥＭ４０にリード要求し、応答データなＣＰＵ
３０へ転送すると同時にキャシュメモリ／Ｏはアドレス
とデータのコピーを持つ動作を行う。つまりリプレース
動作を実行し次の要求に備える。
時は、ＭＥＭ４０にリード要求し、応答データなＣＰＵ
３０へ転送すると同時にキャシュメモリ／Ｏはアドレス
とデータのコピーを持つ動作を行う。つまりリプレース
動作を実行し次の要求に備える。
ＭＥＭ４０に対するリード要求であれば前述の動作を繰
シ返し、キャシュメモリ／Ｏ内には自然にＭＥＭ４０の
コピーが埋められていく。一方共有メモリ２０へのアク
セス時最初はＮｏ−ｈｉｔであるため共有メモリへり−
ド賛求を行い、データをＣＰＵ３０へ転送するが前述の
様なリプレース動作はデータと同時に送られるＣＭＲＥ
Ｆ＋信号ａが真であるため実行しない。よって共有メモ
リ２０へのリードアクセスは常にＣＭＲＥＦ十信号ａが
伴って来るｔめ、共有メモリ２０のアドレスとデータは
キクシーメモリ／Ｏ内に存在し得なくなる。よって、キ
ャシュメモリ／Ｏ内にはＭＥＭ４０のコピーのみが存在
する事となる。又、ｌ／Ｏ５０〜７０によるＭＥＭ４０
の書換は常に監視し、アップデート動作が可能である。
シ返し、キャシュメモリ／Ｏ内には自然にＭＥＭ４０の
コピーが埋められていく。一方共有メモリ２０へのアク
セス時最初はＮｏ−ｈｉｔであるため共有メモリへり−
ド賛求を行い、データをＣＰＵ３０へ転送するが前述の
様なリプレース動作はデータと同時に送られるＣＭＲＥ
Ｆ＋信号ａが真であるため実行しない。よって共有メモ
リ２０へのリードアクセスは常にＣＭＲＥＦ十信号ａが
伴って来るｔめ、共有メモリ２０のアドレスとデータは
キクシーメモリ／Ｏ内に存在し得なくなる。よって、キ
ャシュメモリ／Ｏ内にはＭＥＭ４０のコピーのみが存在
する事となる。又、ｌ／Ｏ５０〜７０によるＭＥＭ４０
の書換は常に監視し、アップデート動作が可能である。
又、バスの構成上、ＭＥＭ４０に対するｌ／Ｏ８０．９
０からのアクセスは無い。
０からのアクセスは無い。
図中（ＤＵＰＤＡＴＥ／ＲＥＰＬＡＣＥ制御１、Ｎｏ−
ｈｉｔ制御３、ＣＯＭＰ４のＨＩ ＴＴ検出回路、５Ｅ
Ｌ６のセレクタ、アドレス情報を格納するＲＡＭである
ディレクトリ１（、ＡＭ ８ 、ディレクトリｌ（、Ａ
Ｍ に対応するデータを格納するデータＲＡＭ７、ア
ドレス情報のラッチレジスタＡＲＩ０，１１及びデータ
情報のラッチレジスタＤＲ１２，１３の動作は、一般的
な中ヤシュメモリの動作であシ、本発明に直接関係ない
几め詳細動作は省く。一方、Ｆ／Ｆ２はＮｏ−ｈｉｔ時
にＣＭＲＥＦ十信号ａが伴って来た時、ＵＰＤＡＴＥ／
ＲＥＰＬＡＣＥ制御を禁止するためＯＦＦで、リードデ
ータにエラーが無い場合、つまり、ＣＭＲＥＦ＋＊ＥＩ
Ｌ凡＋＊ＨＩＴＴの条件で共通バスからの応答ＲＥＦ＋
信号でセットされ［ＪＰＤＡＴＥ／ＲＥＰＬＡＣＥ動作
を実行可能とするものである。
ｈｉｔ制御３、ＣＯＭＰ４のＨＩ ＴＴ検出回路、５Ｅ
Ｌ６のセレクタ、アドレス情報を格納するＲＡＭである
ディレクトリ１（、ＡＭ ８ 、ディレクトリｌ（、Ａ
Ｍ に対応するデータを格納するデータＲＡＭ７、ア
ドレス情報のラッチレジスタＡＲＩ０，１１及びデータ
情報のラッチレジスタＤＲ１２，１３の動作は、一般的
な中ヤシュメモリの動作であシ、本発明に直接関係ない
几め詳細動作は省く。一方、Ｆ／Ｆ２はＮｏ−ｈｉｔ時
にＣＭＲＥＦ十信号ａが伴って来た時、ＵＰＤＡＴＥ／
ＲＥＰＬＡＣＥ制御を禁止するためＯＦＦで、リードデ
ータにエラーが無い場合、つまり、ＣＭＲＥＦ＋＊ＥＩ
Ｌ凡＋＊ＨＩＴＴの条件で共通バスからの応答ＲＥＦ＋
信号でセットされ［ＪＰＤＡＴＥ／ＲＥＰＬＡＣＥ動作
を実行可能とするものである。
以上説明したように本発明は共有メモリからの１本の信
号線を参照する事によりキャシュメモリ内に共有メモリ
のアドレス空間を意識すること無く又、ソフトウェアか
らのキャシュメモリ制御コマンドも不要となる。このこ
とはキャシュメモリの基本機能であるアドレスコピー動
作と１本の参照信号により自然に解決してくれる事に着
眼したものである。又、共有メモリにとっては本発明の
ための複雑な回路は必要せずリードデータを返す時のみ
参照信号を付加するだけで良く、キャシュメモリに於い
ては第２図に示す様にバスエラーが発生し友時の信号と
同等の扱いにて容易にリプレース動作を禁止する事がで
きる。又、共有メモリの増設があってもアドレスの意識
は必要とせず第１の共通バスにキャシュメモリを含むＣ
ＰＵが増設されても本手段を構じておく事により容易に
システムアップも図れるといった効果がある。
号線を参照する事によりキャシュメモリ内に共有メモリ
のアドレス空間を意識すること無く又、ソフトウェアか
らのキャシュメモリ制御コマンドも不要となる。このこ
とはキャシュメモリの基本機能であるアドレスコピー動
作と１本の参照信号により自然に解決してくれる事に着
眼したものである。又、共有メモリにとっては本発明の
ための複雑な回路は必要せずリードデータを返す時のみ
参照信号を付加するだけで良く、キャシュメモリに於い
ては第２図に示す様にバスエラーが発生し友時の信号と
同等の扱いにて容易にリプレース動作を禁止する事がで
きる。又、共有メモリの増設があってもアドレスの意識
は必要とせず第１の共通バスにキャシュメモリを含むＣ
ＰＵが増設されても本手段を構じておく事により容易に
システムアップも図れるといった効果がある。
第１図は本発明の一実施例を示す図、第２図は本実施例
の共有メモリとキャシュメモリ制御の回路構成を示す図
である。 ／Ｏ・・・・・・キャシュメモリ、２０・・・・・・共
有メモリ、３０・・・・・・ＣＰＵ、４０・・・・・・
ＭＥＭ、５０，６０，７０゜８０．９０・・・・・・Ｉ
／Ｏ制御部、／Ｏ０・・・・・・第１の共通バス、２０
０・・・・・・第２の共通バス、１・・・・・・ＵＰＤ
ＡＴＥ／ＲＥＰＬＡＣＥ制御部、２・・・・・・Ｆ’／
Ｆ、３・・・・・・Ｎｏ−ｂｉｔ制御部、４・・・・・
・比較回路、５・・・・・・０凡ゲート、６・・・・・
・セレクタ、７・・・・・・データＲＡＭ、 ８・・・
・・・ディレクトリＲＡＭ、９〜１１・・・・・・アド
レスレジスタ、１２〜１３・・・・・・データレジスタ
、１４・・・・・・アドレス制御部、１５・・・・・・
データ制御部、１６・・・・・・共有メモリ制御部、１
７・・・・・・記憶部、 ａ・・・・・・ＣＭＲＢＦ＋
信号共有メモリ参照を意味する、ｂ。 ｂ′・・・・・・データバス、ｃ、ｃ’・・・・・・ア
ドレスバス、ｄ −−−−−−ＵＰＤＡＴＥ ／ ＲＥ
ＰＬＡＣＥ ｇｏ倍信号 ｅ−・−バスエラー又はＣＭ
ＲＥＦ十信号が真信号・・・・・・ＨＩＴＴ信号、ｇ・
・・・・・バスエラー信号、ｈ・・・・・・行アドレス
情報、ｉ・・・・・・桁アドレス情報、ｊ・・・・・・
データＲＡＭ出力データ、に、ｎ・・・・・・アドレス
情報％ｆｌＴＯｊｐ・・・・・・データ情報、ｑ・・・
・・・アドレス情報、ｒ・・・・・・記憶部制御信号、
ｍ、ｔ・・・・・・リード／ライト信号。 代理人 弁理士 内 原 パ晋１．。
の共有メモリとキャシュメモリ制御の回路構成を示す図
である。 ／Ｏ・・・・・・キャシュメモリ、２０・・・・・・共
有メモリ、３０・・・・・・ＣＰＵ、４０・・・・・・
ＭＥＭ、５０，６０，７０゜８０．９０・・・・・・Ｉ
／Ｏ制御部、／Ｏ０・・・・・・第１の共通バス、２０
０・・・・・・第２の共通バス、１・・・・・・ＵＰＤ
ＡＴＥ／ＲＥＰＬＡＣＥ制御部、２・・・・・・Ｆ’／
Ｆ、３・・・・・・Ｎｏ−ｂｉｔ制御部、４・・・・・
・比較回路、５・・・・・・０凡ゲート、６・・・・・
・セレクタ、７・・・・・・データＲＡＭ、 ８・・・
・・・ディレクトリＲＡＭ、９〜１１・・・・・・アド
レスレジスタ、１２〜１３・・・・・・データレジスタ
、１４・・・・・・アドレス制御部、１５・・・・・・
データ制御部、１６・・・・・・共有メモリ制御部、１
７・・・・・・記憶部、 ａ・・・・・・ＣＭＲＢＦ＋
信号共有メモリ参照を意味する、ｂ。 ｂ′・・・・・・データバス、ｃ、ｃ’・・・・・・ア
ドレスバス、ｄ −−−−−−ＵＰＤＡＴＥ ／ ＲＥ
ＰＬＡＣＥ ｇｏ倍信号 ｅ−・−バスエラー又はＣＭ
ＲＥＦ十信号が真信号・・・・・・ＨＩＴＴ信号、ｇ・
・・・・・バスエラー信号、ｈ・・・・・・行アドレス
情報、ｉ・・・・・・桁アドレス情報、ｊ・・・・・・
データＲＡＭ出力データ、に、ｎ・・・・・・アドレス
情報％ｆｌＴＯｊｐ・・・・・・データ情報、ｑ・・・
・・・アドレス情報、ｒ・・・・・・記憶部制御信号、
ｍ、ｔ・・・・・・リード／ライト信号。 代理人 弁理士 内 原 パ晋１．。
Claims (1)
- 複数のＩ／Ｏ制御部と主記憶装置とキャシュメモリを介
して中央処理装置とが接続された第１の共通バスと、複
数のＩ／Ｏ制御部のみが接続された第２の共通バスとの
間に接続され、前記第１の共通バス又は前記第２の共通
バスによりアクセスされる共有メモリシステムに於いて
、前記第１の共通バスからのリードアクセス時に返送す
るデータと共に前記共有メモリのリードアクセスを意味
する参照信号を前記第１の共通バスに出力する共有メモ
リと、前記参照信号によりノーヒットによるリプレース
動作を禁止する事を特徴とするキャシュメモリとを含む
ことを特徴とする共有メモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61083546A JPS62241051A (ja) | 1986-04-11 | 1986-04-11 | 共有メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61083546A JPS62241051A (ja) | 1986-04-11 | 1986-04-11 | 共有メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62241051A true JPS62241051A (ja) | 1987-10-21 |
Family
ID=13805506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61083546A Pending JPS62241051A (ja) | 1986-04-11 | 1986-04-11 | 共有メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62241051A (ja) |
-
1986
- 1986-04-11 JP JP61083546A patent/JPS62241051A/ja active Pending
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