JPS62238629A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPS62238629A JPS62238629A JP8271186A JP8271186A JPS62238629A JP S62238629 A JPS62238629 A JP S62238629A JP 8271186 A JP8271186 A JP 8271186A JP 8271186 A JP8271186 A JP 8271186A JP S62238629 A JPS62238629 A JP S62238629A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板の製造方法に関し、特に半導体回路
素子製造過程において半導体基板内部纜導入される重金
属等の不純物の捕獲能力を強化し先手導体基板の製造方
法に関する。
素子製造過程において半導体基板内部纜導入される重金
属等の不純物の捕獲能力を強化し先手導体基板の製造方
法に関する。
従来この種の半導体基板はその製造過程において、裏面
にアルミナ（Ａｆｆｉ！Ｏ３）またはシリカ（Ｓｉｎ、
）等の細粒を打ちつけ機械的に結晶を損傷させることに
よりて歪を導入した後、半導体回路素子が形成される表
面を鏡面研磨することによって製造されていた。このよ
うに裏面に導入された歪は半導体回路素子製造過程にお
いて積層欠陥転位等の結晶欠陥の発生源となる。
にアルミナ（Ａｆｆｉ！Ｏ３）またはシリカ（Ｓｉｎ、
）等の細粒を打ちつけ機械的に結晶を損傷させることに
よりて歪を導入した後、半導体回路素子が形成される表
面を鏡面研磨することによって製造されていた。このよ
うに裏面に導入された歪は半導体回路素子製造過程にお
いて積層欠陥転位等の結晶欠陥の発生源となる。
半導体結晶中に結晶欠陥が存在すると、回路素子製造過
程において基板内部に導入される重金属等の汚染物質が
、これら結晶欠陥に捕獲されるというゲッタリング効果
のために回路素子製品の良品率が向上することが知られ
ている。
程において基板内部に導入される重金属等の汚染物質が
、これら結晶欠陥に捕獲されるというゲッタリング効果
のために回路素子製品の良品率が向上することが知られ
ている。
上述した従来の半導体基板では、その製造過程において
基板裏面に歪を導入し、後の熱処理によって裏面層に発
生する歪訪起の結晶欠陥のゲッタリング効果により、基
板内部の不純物を裏面側に捕獲する構成となっている。
基板裏面に歪を導入し、後の熱処理によって裏面層に発
生する歪訪起の結晶欠陥のゲッタリング効果により、基
板内部の不純物を裏面側に捕獲する構成となっている。
しかし、半導体基板裏面に導入された歪は回路素子製造
工程の初期の熱処理で緩和されてしまい、その後の熱処
理過程ではゲッタリング効果に必要な結晶欠陥の発生が
抑えられてしまうという欠点がある。
工程の初期の熱処理で緩和されてしまい、その後の熱処
理過程ではゲッタリング効果に必要な結晶欠陥の発生が
抑えられてしまうという欠点がある。
半導体回路素子製造工程は、回路素子の種類によって異
なるものであり、ある回路素子製造過程ではゲッタリン
グ効果が作用しても、別の種類の回路素子の製造過程で
は作用しないということがある。このように回路素子の
種類により一定の良品率が確保できないという欠点は避
けがたい庵のである。
なるものであり、ある回路素子製造過程ではゲッタリン
グ効果が作用しても、別の種類の回路素子の製造過程で
は作用しないということがある。このように回路素子の
種類により一定の良品率が確保できないという欠点は避
けがたい庵のである。
本発明の目的は、半導体回路素子製造工程に入る前に基
板の裏面に歪から発生する結晶欠陥を多数形成すること
により、回路素子製造の全工程においてゲッタリング効
果をもたらすための結晶欠陥を十分に保持するととくあ
る。
板の裏面に歪から発生する結晶欠陥を多数形成すること
により、回路素子製造の全工程においてゲッタリング効
果をもたらすための結晶欠陥を十分に保持するととくあ
る。
本発明の半導体基板製造方法は、半導体基板の裏面側に
歪を付ける工程と、その後この半導体基板を水蒸気雰囲
気で１０５０℃〜１１５０℃の範囲で熱処理する工程と
、半導体基板の表面側を鏡面研磨する工程とを有するこ
とを特徴とする。
歪を付ける工程と、その後この半導体基板を水蒸気雰囲
気で１０５０℃〜１１５０℃の範囲で熱処理する工程と
、半導体基板の表面側を鏡面研磨する工程とを有するこ
とを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す工程毎の説明図である
。比抵抗１００ｃｍのｎＷ（１００）Ｓｉ基板を製造す
るのに、インゴットから切り出した基板を粗研磨しそれ
による損傷をエツチングで除去し、粗研磨済半導体基板
１を得る（第１図（ａ））。次に、この粗研磨済半導体
基板の裏面側に約０．１μｍのＳｉｎ、細粒２を打ちつ
けることによって、約５μｍの深さまで達する機械的損
傷を与え裏面側結晶に裏面型３を導入する（第１図伽）
）。しかる後水蒸気雰囲気中で１１００℃の温度で熱処
理をして裏面歪誘起結晶欠陥４を発生させる（第１図（
Ｃ））。次いで表面側を鏡面研磨によって仕上げる（第
１図（ｄ））。
。比抵抗１００ｃｍのｎＷ（１００）Ｓｉ基板を製造す
るのに、インゴットから切り出した基板を粗研磨しそれ
による損傷をエツチングで除去し、粗研磨済半導体基板
１を得る（第１図（ａ））。次に、この粗研磨済半導体
基板の裏面側に約０．１μｍのＳｉｎ、細粒２を打ちつ
けることによって、約５μｍの深さまで達する機械的損
傷を与え裏面側結晶に裏面型３を導入する（第１図伽）
）。しかる後水蒸気雰囲気中で１１００℃の温度で熱処
理をして裏面歪誘起結晶欠陥４を発生させる（第１図（
Ｃ））。次いで表面側を鏡面研磨によって仕上げる（第
１図（ｄ））。
熱処理の温度が１０５０℃〜１１５０℃の範囲では主に
積層欠陥と転位からなる結晶欠陥が裏面に１０５〜１０
＠個／Ｑｍ”程度発生するが、１０５０℃より低温にな
ると結晶欠陥密度は急激に減少し、１０００℃では１０
”個／ａｍ”程度であった。また１１５０℃以上では結
晶欠陥が形成されるとともに消滅するために急激な減少
を示し、１２００℃では１０２個／Ｃｍ！程度になった
。従って裏面歪誘起結晶欠陥を多数発生させるための熱
処理温度の適用範囲は１０５０℃〜１１５０℃であると
いえる。
積層欠陥と転位からなる結晶欠陥が裏面に１０５〜１０
＠個／Ｑｍ”程度発生するが、１０５０℃より低温にな
ると結晶欠陥密度は急激に減少し、１０００℃では１０
”個／ａｍ”程度であった。また１１５０℃以上では結
晶欠陥が形成されるとともに消滅するために急激な減少
を示し、１２００℃では１０２個／Ｃｍ！程度になった
。従って裏面歪誘起結晶欠陥を多数発生させるための熱
処理温度の適用範囲は１０５０℃〜１１５０℃であると
いえる。
さらに本発明の効果を実際の半導体回路素子製造工程で
確認するために６４にビットのスタティックランダムア
クセスメモリ素子製造工程に本発明による半導体基板を
使用した。その結果従来の基板に比べて５〜１０チの良
品率の向上が得られた。
確認するために６４にビットのスタティックランダムア
クセスメモリ素子製造工程に本発明による半導体基板を
使用した。その結果従来の基板に比べて５〜１０チの良
品率の向上が得られた。
また、比抵抗１２Ωｅｍのｐｍ （ｔｏｏ）ｓｔ基板を
前述の実施列と同様の製造工程によって作成した。
前述の実施列と同様の製造工程によって作成した。
その過程における熱処理に関しては、前述の実施例とｔ
ｆｆＪ様Ｋｘｏ５ｏ℃〜１１５０℃テ１０ｓ〜１０６個
／ａｍ”程度の結晶欠陥が裏面に発生した。また、２５
６にダイナミックランダムアクセスメモリ素子製造工程
においては従来の半導体基板に比ベアー１２チの良品率
の向上が得られた。
ｆｆＪ様Ｋｘｏ５ｏ℃〜１１５０℃テ１０ｓ〜１０６個
／ａｍ”程度の結晶欠陥が裏面に発生した。また、２５
６にダイナミックランダムアクセスメモリ素子製造工程
においては従来の半導体基板に比ベアー１２チの良品率
の向上が得られた。
以上説明したように本発明は、Ｓｉ半導体基板の製造過
程において裏面歪性けの後熱処理を施し基板裏面に歪誘
起図の結晶欠陥を多数発生させることにより、種々の半
導体回路素子製造工程に対して再現性のよい安定した良
品率を与える半導体基板を供給できるものであり、その
工業的価値は大きい。
程において裏面歪性けの後熱処理を施し基板裏面に歪誘
起図の結晶欠陥を多数発生させることにより、種々の半
導体回路素子製造工程に対して再現性のよい安定した良
品率を与える半導体基板を供給できるものであり、その
工業的価値は大きい。
なお実施例においては裏面側への歪付は方法としてＡＭ
、０３．ＳｉＯ，等の細粒の打ちっけを示したが、これ
以外にイオン注入、ｐ拡散などでも同様の効果がち沙、
特にその歪付は方法を特定するものではない。
、０３．ＳｉＯ，等の細粒の打ちっけを示したが、これ
以外にイオン注入、ｐ拡散などでも同様の効果がち沙、
特にその歪付は方法を特定するものではない。
第１図は本発明の一実施例の半導体基板の製造過程を示
す説明図である。 １・・・・・・粗研磨済半導体基板、２・・・・・・５
ｉｎ２等の細粒、３・・・・・・裏面型、４・・・・・
・結晶欠陥。
す説明図である。 １・・・・・・粗研磨済半導体基板、２・・・・・・５
ｉｎ２等の細粒、３・・・・・・裏面型、４・・・・・
・結晶欠陥。
Claims (2)
- （１）半導体基板の裏面側に歪を付ける工程と、その後
該半導体基板を熱処理する工程と、その後該半導体基板
の表面側を鏡面研磨する工程とを有することを特徴とす
る半導体基板の製造方法。 - （２）前記熱処理の雰囲気が温度が１０５０℃以上１１
５０℃以下の水蒸気であることを特徴とする特許請求の
範囲第（１）項記載の半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271186A JPS62238629A (ja) | 1986-04-09 | 1986-04-09 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271186A JPS62238629A (ja) | 1986-04-09 | 1986-04-09 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62238629A true JPS62238629A (ja) | 1987-10-19 |
Family
ID=13781989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8271186A Pending JPS62238629A (ja) | 1986-04-09 | 1986-04-09 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62238629A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017069271A (ja) * | 2015-09-28 | 2017-04-06 | 東京エレクトロン株式会社 | 基板処理方法及び基板処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104228A (en) * | 1980-12-22 | 1982-06-29 | Nec Corp | Manufacture of semiconductor device |
| JPS58216425A (ja) * | 1982-06-11 | 1983-12-16 | Komatsu Denshi Kinzoku Kk | 半導体シリコン基板の製造方法 |
-
1986
- 1986-04-09 JP JP8271186A patent/JPS62238629A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104228A (en) * | 1980-12-22 | 1982-06-29 | Nec Corp | Manufacture of semiconductor device |
| JPS58216425A (ja) * | 1982-06-11 | 1983-12-16 | Komatsu Denshi Kinzoku Kk | 半導体シリコン基板の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017069271A (ja) * | 2015-09-28 | 2017-04-06 | 東京エレクトロン株式会社 | 基板処理方法及び基板処理装置 |
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