JPS62234971A - プリンタの改行制御装置 - Google Patents
プリンタの改行制御装置Info
- Publication number
- JPS62234971A JPS62234971A JP7864786A JP7864786A JPS62234971A JP S62234971 A JPS62234971 A JP S62234971A JP 7864786 A JP7864786 A JP 7864786A JP 7864786 A JP7864786 A JP 7864786A JP S62234971 A JPS62234971 A JP S62234971A
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- Japan
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- line feed
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- Pending
Links
- 238000007405 data analysis Methods 0.000 claims description 14
- 238000001514 detection method Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 description 3
- 238000004080 punching Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Character Spaces And Line Spaces In Printers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［書菓上の禾１用分野〕
本発明は、プリンタの改行制御装置に関し、特に改行数
に応じて、改行速度制御を実行する機能ｔ ｔｌ ＊
７２：プリンタの改行制御装置に関する。
に応じて、改行速度制御を実行する機能ｔ ｔｌ ＊
７２：プリンタの改行制御装置に関する。
従来プリンタの改行制御装置は、上位装置からの改行デ
ータが送られて来る毎に、改行動作を実行していた０例
えば１打抜行の改行データが連続して１０回送られた場
合、改行動作は％ １打抜行ｔ−１０回に分けて行りて
いた。
ータが送られて来る毎に、改行動作を実行していた０例
えば１打抜行の改行データが連続して１０回送られた場
合、改行動作は％ １打抜行ｔ−１０回に分けて行りて
いた。
上述した従来のプリンタの改行制御装置は改行実行時間
が、１０行分を連続して実行する場合に比較して長くな
り、処理時間に悪影響を与えてぃ本発明の目的に、この
Ｌ５な従来の装置における不具合をなくシ、連続して送
られる改行データを統合し、１回の改行動作で実行する
ようにしｔプリンタの改行制御装置を提供するものであ
る。
が、１０行分を連続して実行する場合に比較して長くな
り、処理時間に悪影響を与えてぃ本発明の目的に、この
Ｌ５な従来の装置における不具合をなくシ、連続して送
られる改行データを統合し、１回の改行動作で実行する
ようにしｔプリンタの改行制御装置を提供するものであ
る。
本発明のプリンタの改行制御装置は、上位ｇ＆置からの
入力データを受信し記憶する受信バッファメモリと、受
信バッファメモリのデータを解析する受信バッファデー
タ解析回路と、複数個の改行データを統合するｔめの連
続改行モード記憶回路と、複数個の改行データを加算し
て記憶する。改行数記憶回路と、受信バッファメモリが
空になったことを検出する受信バッファデータ無検出回
路とｒ有している。
入力データを受信し記憶する受信バッファメモリと、受
信バッファメモリのデータを解析する受信バッファデー
タ解析回路と、複数個の改行データを統合するｔめの連
続改行モード記憶回路と、複数個の改行データを加算し
て記憶する。改行数記憶回路と、受信バッファメモリが
空になったことを検出する受信バッファデータ無検出回
路とｒ有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一冥施例を示す。第１図において、上
位装置１は入力データｌａｋプリンタの受信バッファメ
モリ２へ送る二うに構成され、受信バッファメモリ２は
適当な容量（例えば１０２４バイト）をもつ九バッファ
メモリである。上位袋ｆｆ１ｌはこの受信バッファメモ
リ２が満杯になるまで連続して入力データを送ることが
できる。入力データの受信を行っていない空き時間に、
受信バッファデータ解析回路３は、受信バッファメモリ
２のデータ２ａ２読出し解析する。受信バッファデータ
２ａは受信バッファデータ解析回路３で解析され、送ら
れたデータが改行データ（例えばＬＰコード）であると
、改行データ（１行）３ａｅ、改行指令信号３ｂ２それ
ぞれ出力する。又受信バッファデータ解析回路３は受信
データが印字データであると印字データ信号線３Ｃに出
力する。例えば上位装置１からの入力データが次に示す
データの場合について説明する。
位装置１は入力データｌａｋプリンタの受信バッファメ
モリ２へ送る二うに構成され、受信バッファメモリ２は
適当な容量（例えば１０２４バイト）をもつ九バッファ
メモリである。上位袋ｆｆ１ｌはこの受信バッファメモ
リ２が満杯になるまで連続して入力データを送ることが
できる。入力データの受信を行っていない空き時間に、
受信バッファデータ解析回路３は、受信バッファメモリ
２のデータ２ａ２読出し解析する。受信バッファデータ
２ａは受信バッファデータ解析回路３で解析され、送ら
れたデータが改行データ（例えばＬＰコード）であると
、改行データ（１行）３ａｅ、改行指令信号３ｂ２それ
ぞれ出力する。又受信バッファデータ解析回路３は受信
データが印字データであると印字データ信号線３Ｃに出
力する。例えば上位装置１からの入力データが次に示す
データの場合について説明する。
ＬＰ ＬＰ ＬＰ 印字データ
人力“−’””（１行改行）・（１行改行）・（１行改
行）・これらの入力データは受信バッファメモリ２に格
納されろ。受信バッファデータ解析回路３は、最初のＬ
Ｆコードを解析し、改行指令信号３ｂを出力し、これが
連続改行モード記憶回路５のセット端子へ供給され、連
続改行モードがセットされる。
人力“−’””（１行改行）・（１行改行）・（１行改
行）・これらの入力データは受信バッファメモリ２に格
納されろ。受信バッファデータ解析回路３は、最初のＬ
Ｆコードを解析し、改行指令信号３ｂを出力し、これが
連続改行モード記憶回路５のセット端子へ供給され、連
続改行モードがセットされる。
さらに連続改行モード記憶回路５の改行データセット信
号５ａが改行数記憶回路４へ加えられ、改行データ（１
行改行）３ａｋ記憶する。受信バッファデータ解析回路
３は２番目のＬＰコードを解析し、前記と同様に処理さ
れる。この場合改行数記憶回路５には、前回の改行数１
行と今回の改行数１行が加算され、２行改行が記憶され
る。同様にして３番目のＬＰコードが処理され改行数記
憶回路４には３行改行が記憶される。受信バッファデー
タ解析回路３が４番目の受信バッファメモリのデータ金
解析するとこれば印字データであるため、受信バッファ
データ解析回路３の印字データ信号３とが出力され、こ
れが連続改行モード記憶回路５のリセット端子へ加えら
れるため、連続改行モードがリセットされ、連続改行モ
ード記憶回路５の改行指令セット信号５ｂが出力され、
改行指令送出回路８へ加えられる。この結果改行指令送
出口路８は、改行指令と、改行数記憶口Ｗ＆４に記憶さ
れている改行数（３行改行）を改行駆動回路（図示せず
）へ送る。
号５ａが改行数記憶回路４へ加えられ、改行データ（１
行改行）３ａｋ記憶する。受信バッファデータ解析回路
３は２番目のＬＰコードを解析し、前記と同様に処理さ
れる。この場合改行数記憶回路５には、前回の改行数１
行と今回の改行数１行が加算され、２行改行が記憶され
る。同様にして３番目のＬＰコードが処理され改行数記
憶回路４には３行改行が記憶される。受信バッファデー
タ解析回路３が４番目の受信バッファメモリのデータ金
解析するとこれば印字データであるため、受信バッファ
データ解析回路３の印字データ信号３とが出力され、こ
れが連続改行モード記憶回路５のリセット端子へ加えら
れるため、連続改行モードがリセットされ、連続改行モ
ード記憶回路５の改行指令セット信号５ｂが出力され、
改行指令送出回路８へ加えられる。この結果改行指令送
出口路８は、改行指令と、改行数記憶口Ｗ＆４に記憶さ
れている改行数（３行改行）を改行駆動回路（図示せず
）へ送る。
この工うにして１行改行全３回実行するデータが、３行
改行を１回実行する工うに変換される。
改行を１回実行する工うに変換される。
次に上位装置から入力データがＬＦコードが１個しかな
く以下入力データが上位装置１から送られて来ない場合
について説明する。
く以下入力データが上位装置１から送られて来ない場合
について説明する。
この場合受信バッファデータ解析回路３が最初のＬＰコ
ードの解析を実行すると、受信バッファメモリ２には入
力データがなくなり、受信バクファデータ無検出回路７
がこれ？検出し、受信バッファメモリ２が空になりｔ事
を示す信号７ａ’を出力し、オア回路６を通して連続改
行モード記憶回路５のリセット端子へ加えられ、連続改
行モードがリセットされ、前記と同様にして改行指令が
改行駆動回路へ送られる。
ードの解析を実行すると、受信バッファメモリ２には入
力データがなくなり、受信バクファデータ無検出回路７
がこれ？検出し、受信バッファメモリ２が空になりｔ事
を示す信号７ａ’を出力し、オア回路６を通して連続改
行モード記憶回路５のリセット端子へ加えられ、連続改
行モードがリセットされ、前記と同様にして改行指令が
改行駆動回路へ送られる。
以上説明し７ｔＬうに、本発明は、受信バッファメモリ
と、受信バッファデータ解析回路と、複数個の改行デー
タを統合する友めの連続改行モード記憶回路と、改行数
を記憶する改行数記憶回路と、受信バッファメモリが空
になっｔ事を検出する受信バッファデータ無検出回路金
膜ける事によって、連続する複数個の改行データ金統合
し、１回の改行動作で実行する丸め、改行処理時間を短
縮することができる効果がある。
と、受信バッファデータ解析回路と、複数個の改行デー
タを統合する友めの連続改行モード記憶回路と、改行数
を記憶する改行数記憶回路と、受信バッファメモリが空
になっｔ事を検出する受信バッファデータ無検出回路金
膜ける事によって、連続する複数個の改行データ金統合
し、１回の改行動作で実行する丸め、改行処理時間を短
縮することができる効果がある。
第１図は本発明の一実施例を示すブロック図である。
１・・・・・・上位装置、２・・・・・・受信バッファ
メモリ、３・・・・・・受信バッファデータ解析回路、
４・・・・・・改行数記憶回路、５・・・・・・連続改
行モード記憶回路、６・・・・・・オア回路、７・・・
・・・受信バッファデータ無検出回路、８・・・・・・
改行指令送出口路。 と
メモリ、３・・・・・・受信バッファデータ解析回路、
４・・・・・・改行数記憶回路、５・・・・・・連続改
行モード記憶回路、６・・・・・・オア回路、７・・・
・・・受信バッファデータ無検出回路、８・・・・・・
改行指令送出口路。 と
Claims (1)
- 上位装置からの入力データにより印字及び改行動作を行
うプリンタに於て、前記入力データを受信し記憶する受
信バッファメモリと、前記受信バッファメモリのデータ
を読出し解析する受信バッファデータ解析回路と、前記
受信バッファデータ解析回路からの複数個の改行データ
を統合するための連続改行モード記憶回路と、前記複数
個の改行データを加算して記憶する改行数記憶回路と、
前記受信バッファメモリが空になったことを検出する受
信バッファデータ無検出回路とを有することを特徴とす
るプリンタの改行制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7864786A JPS62234971A (ja) | 1986-04-04 | 1986-04-04 | プリンタの改行制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7864786A JPS62234971A (ja) | 1986-04-04 | 1986-04-04 | プリンタの改行制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62234971A true JPS62234971A (ja) | 1987-10-15 |
Family
ID=13667654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7864786A Pending JPS62234971A (ja) | 1986-04-04 | 1986-04-04 | プリンタの改行制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62234971A (ja) |
-
1986
- 1986-04-04 JP JP7864786A patent/JPS62234971A/ja active Pending
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