JPS6223485B2 - - Google Patents
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- Publication number
- JPS6223485B2 JPS6223485B2 JP53131626A JP13162678A JPS6223485B2 JP S6223485 B2 JPS6223485 B2 JP S6223485B2 JP 53131626 A JP53131626 A JP 53131626A JP 13162678 A JP13162678 A JP 13162678A JP S6223485 B2 JPS6223485 B2 JP S6223485B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- period
- transistor
- emitters
- chroma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 4
- 230000003321 amplification Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/027—Analogue recording
- G11B5/035—Equalising
Landscapes
- Processing Of Color Television Signals (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は、たとえばビデオテープレコーダーに
おけるカラービデオ信号処理のためにバースト期
間とクロマ期間の振巾比を制御する回路等に用い
る或る特定の利得を制御する回路に関するもので
ある。
おけるカラービデオ信号処理のためにバースト期
間とクロマ期間の振巾比を制御する回路等に用い
る或る特定の利得を制御する回路に関するもので
ある。
このような利得補正増巾回路をビデオテープレ
コーダーのカラー信号処理回路用ICに用いた例
を第１図に示す。この回路は記録時にはバースト
信号をクロマ信号に対して強調し、再生時にはバ
ースト信号を抑圧してクロマ信号に対して元の振
巾比に戻す機能を有する。
コーダーのカラー信号処理回路用ICに用いた例
を第１図に示す。この回路は記録時にはバースト
信号をクロマ信号に対して強調し、再生時にはバ
ースト信号を抑圧してクロマ信号に対して元の振
巾比に戻す機能を有する。
記録時では小信号源４４として記録カラー信号
が入力され、バースト期間に制御信号源２２の出
力制御信号の電圧は定電圧源２３の電位よりも高
くなり、スイツチングトランジスタ３０，３３が
オンし、スイツチングトランジスタ３１，３２が
オフとなる。その場合の利得は抵抗３６と抵抗４
０によりほぼ決定されてバースト信号が出力端子
２９に出力されるのに対して、クロマ期間では制
御信号は定電圧源２３の電位よりも低くなりスイ
ツチングトランジスタ３１，３２がオンし、スイ
ツチングトランジスタ３０，３３がオフとなり、
利得が抵抗３６と抵抗３９によりほぼ決定されて
クロマ信号が出力端子２９に出力され、バースト
期間とクロマ期間の利得差は抵抗３９と４０によ
り定まる。同様に再生時には小信号源２１が再生
カラー信号として入力され、バースト期間はスイ
ツチングトランジスタ５，８がオン、スイツチン
グトランジスタ６，７がオフとなり、クロマ期間
は逆動作となるため、出力端子３でのバースト信
号とクロマ信号の利得差は抵抗１５と１６により
定まる。従つて、抵抗３９を抵抗４０の２倍の値
に、同様に抵抗１５を抵抗１６の２倍の値とする
ことにより、記録時におけるバースト信号はクロ
マ信号に対して6db強調され、逆に再生時にはバ
ースト信号はクロマ信号に対して6db抑圧され
る。また外付抵抗１７の値により、抑圧度を補正
することも可能である。
が入力され、バースト期間に制御信号源２２の出
力制御信号の電圧は定電圧源２３の電位よりも高
くなり、スイツチングトランジスタ３０，３３が
オンし、スイツチングトランジスタ３１，３２が
オフとなる。その場合の利得は抵抗３６と抵抗４
０によりほぼ決定されてバースト信号が出力端子
２９に出力されるのに対して、クロマ期間では制
御信号は定電圧源２３の電位よりも低くなりスイ
ツチングトランジスタ３１，３２がオンし、スイ
ツチングトランジスタ３０，３３がオフとなり、
利得が抵抗３６と抵抗３９によりほぼ決定されて
クロマ信号が出力端子２９に出力され、バースト
期間とクロマ期間の利得差は抵抗３９と４０によ
り定まる。同様に再生時には小信号源２１が再生
カラー信号として入力され、バースト期間はスイ
ツチングトランジスタ５，８がオン、スイツチン
グトランジスタ６，７がオフとなり、クロマ期間
は逆動作となるため、出力端子３でのバースト信
号とクロマ信号の利得差は抵抗１５と１６により
定まる。従つて、抵抗３９を抵抗４０の２倍の値
に、同様に抵抗１５を抵抗１６の２倍の値とする
ことにより、記録時におけるバースト信号はクロ
マ信号に対して6db強調され、逆に再生時にはバ
ースト信号はクロマ信号に対して6db抑圧され
る。また外付抵抗１７の値により、抑圧度を補正
することも可能である。
このように利得補正増幅回路を用いたIC回路
では、記録用と再生用に別々に回路を構成するた
め、外部との接続端子や素子数が多く必要となる
問題点がある。
では、記録用と再生用に別々に回路を構成するた
め、外部との接続端子や素子数が多く必要となる
問題点がある。
本発明の目的は、或る特定期間の利得比を切換
える従来の利得補正増巾回路の機能を十分に活用
し、特定期間の利得比が相互に反転する２つの出
力を得ることにより、前述の２つの利得補正増巾
回路が必要となるICにおいて、素子数を低減し
ピン数を削減するエミツタを提供することにあ
る。
える従来の利得補正増巾回路の機能を十分に活用
し、特定期間の利得比が相互に反転する２つの出
力を得ることにより、前述の２つの利得補正増巾
回路が必要となるICにおいて、素子数を低減し
ピン数を削減するエミツタを提供することにあ
る。
本発明は第１、第２の２組の差動トランジスタ
対と、この差動トランジスタ対のそれぞれにコレ
クタが接続された第３の差動トランジスタ対とを
備え、第１、第２の差動トランジスタ対を構成す
る一方のトランジスタのコレクタを共通に接続
し、他方のトランジスタのコレクタも共通に接続
してそれぞれに負荷を接続して第１、第２の差動
トランジスタ対のスイツチング動作により２つの
負荷接続点から相互に利得が反転する２つの出力
を得るようにしたものである。
対と、この差動トランジスタ対のそれぞれにコレ
クタが接続された第３の差動トランジスタ対とを
備え、第１、第２の差動トランジスタ対を構成す
る一方のトランジスタのコレクタを共通に接続
し、他方のトランジスタのコレクタも共通に接続
してそれぞれに負荷を接続して第１、第２の差動
トランジスタ対のスイツチング動作により２つの
負荷接続点から相互に利得が反転する２つの出力
を得るようにしたものである。
以下、本発明を実施例により詳細に説明する。
第２図は本発明の基本的な実施例を示すもので
あり、上段トランジスタ５〜８はスイツチング機
能を有する２組の差動トランジスタ対である。
あり、上段トランジスタ５〜８はスイツチング機
能を有する２組の差動トランジスタ対である。
下段トランジスタ９，１０は増巾機能を有する
差動トランジスタ対である。２０は定電流源、２
１は小信号源、２２はトランジスタ５〜８をスイ
ツチングさせる制御信号源、２３，２４は固定バ
イアス源である。
差動トランジスタ対である。２０は定電流源、２
１は小信号源、２２はトランジスタ５〜８をスイ
ツチングさせる制御信号源、２３，２４は固定バ
イアス源である。
今、上段トランジスタ５と８のベース電位が上
段トランジスタ６と７のベース電位よりも高い場
合、トランジスタ５と８はオン状態に、トランジ
スタ６と７はオフ状態となる。トランジスタ９と
１０のエミツタ間に接続された抵抗１３と１４を
等しくすることにより下段トランジスタ９と１０
のエミツタDC電流およびベース・エミツタ間電
位が等しく保たれ、トランジスタ９と１０のベー
スから入力された小信号は増巾されて出力端子３
と４に出力される。この場合、トランジスタ９と
１０のエミツタから抵抗１３と１４を通つて定電
流源に流れ込むDC電流が等しく、かつトランジ
スタ９と１０のベースからは同じ小信号が入力さ
れる為、例えば第１の出力端子３で得られるこの
小信号に対する利得は、抵抗１５，１６，１７と
負荷抵抗１１とで定まる。ここで、抵抗１５，１
６，１７を夫々R3，R4，R7、負荷抵抗１１をＲL
１とすると、第１の出力端子３で得られる利得｜
G1｜は ｜G1｜Ｒ４ＲＬ１／Ｒ３Ｒ４＋Ｒ３Ｒ７＋Ｒ４Ｒ７
…(1) となる。第２の出力端子４の利得も同様に抵抗１
５，１６，１７とドライブ段１２とで定まり、こ
こで負荷抵抗１２をＲL1とすると、第２の出力端
子４の利得｜G2｜は ｜G2｜Ｒ３ＲＬ２／Ｒ３Ｒ４＋Ｒ３Ｒ７＋Ｒ４Ｒ７
…(2) となる。
段トランジスタ６と７のベース電位よりも高い場
合、トランジスタ５と８はオン状態に、トランジ
スタ６と７はオフ状態となる。トランジスタ９と
１０のエミツタ間に接続された抵抗１３と１４を
等しくすることにより下段トランジスタ９と１０
のエミツタDC電流およびベース・エミツタ間電
位が等しく保たれ、トランジスタ９と１０のベー
スから入力された小信号は増巾されて出力端子３
と４に出力される。この場合、トランジスタ９と
１０のエミツタから抵抗１３と１４を通つて定電
流源に流れ込むDC電流が等しく、かつトランジ
スタ９と１０のベースからは同じ小信号が入力さ
れる為、例えば第１の出力端子３で得られるこの
小信号に対する利得は、抵抗１５，１６，１７と
負荷抵抗１１とで定まる。ここで、抵抗１５，１
６，１７を夫々R3，R4，R7、負荷抵抗１１をＲL
１とすると、第１の出力端子３で得られる利得｜
G1｜は ｜G1｜Ｒ４ＲＬ１／Ｒ３Ｒ４＋Ｒ３Ｒ７＋Ｒ４Ｒ７
…(1) となる。第２の出力端子４の利得も同様に抵抗１
５，１６，１７とドライブ段１２とで定まり、こ
こで負荷抵抗１２をＲL1とすると、第２の出力端
子４の利得｜G2｜は ｜G2｜Ｒ３ＲＬ２／Ｒ３Ｒ４＋Ｒ３Ｒ７＋Ｒ４Ｒ７
…(2) となる。
逆に、上段トランジスタ５と８のベース電位が
上段トランジスタ６と７のベース電位よりも低い
場合、トランジスタ５と８はオフ状態に、トラン
ジスタ６と７はオン状態となり、第１の出力端子
３での利得｜G′1｜は、上記同様に抵抗R3，R4，
R7，１５，１６，１７と負荷抵抗ＲL1，１１によ
り定まり、 ｜G′1｜Ｒ３ＲＬ１／Ｒ３Ｒ４＋Ｒ３Ｒ７＋Ｒ４Ｒ
７…(3) となる。第２の出力端子の利得｜G′2｜も、上記
同様に抵抗R3，R4，R7，１５，１６，１７と負
荷抵抗ＲL2，１２により定まり、 ｜G′2｜Ｒ４ＲＬ２／Ｒ３Ｒ４＋Ｒ３Ｒ７＋Ｒ４Ｒ
７…(4) となる。
上段トランジスタ６と７のベース電位よりも低い
場合、トランジスタ５と８はオフ状態に、トラン
ジスタ６と７はオン状態となり、第１の出力端子
３での利得｜G′1｜は、上記同様に抵抗R3，R4，
R7，１５，１６，１７と負荷抵抗ＲL1，１１によ
り定まり、 ｜G′1｜Ｒ３ＲＬ１／Ｒ３Ｒ４＋Ｒ３Ｒ７＋Ｒ４Ｒ
７…(3) となる。第２の出力端子の利得｜G′2｜も、上記
同様に抵抗R3，R4，R7，１５，１６，１７と負
荷抵抗ＲL2，１２により定まり、 ｜G′2｜Ｒ４ＲＬ２／Ｒ３Ｒ４＋Ｒ３Ｒ７＋Ｒ４Ｒ
７…(4) となる。
従つて、トランジスタ５，７および６，８のコ
レクタ側負荷は一定であるので、上段トランジス
タ５〜８のスイツチングによる出力端子３と４と
の出力の各々の利得比は上記(1)式から(4)式で明ら
かなように、抵抗１５，R3と１６，R4とで定ま
る。
レクタ側負荷は一定であるので、上段トランジス
タ５〜８のスイツチングによる出力端子３と４と
の出力の各々の利得比は上記(1)式から(4)式で明ら
かなように、抵抗１５，R3と１６，R4とで定ま
る。
例えばトランジスタ５と８がオフ状態の場合に
対するオン状態の場合の第１の出力端子３の利得
比｜G1／G′1｜は、(1)と(3)式より ｜Ｇ１／Ｇ′１｜Ｒ４／Ｒ３ …(5) となり、第２の出力端子４の利得比｜G2／G′2｜
は(2)と(4)式より ｜Ｇ２／Ｇ′２｜Ｒ３／Ｒ４ …(6) となる。すなわち互いに利得比が反転し、その利
得比が下段トランジスタ９と１０とのエミツタに
接続された２つの抵抗１５と１６（R3とR4）で決
定されると言う特徴を有する。
対するオン状態の場合の第１の出力端子３の利得
比｜G1／G′1｜は、(1)と(3)式より ｜Ｇ１／Ｇ′１｜Ｒ４／Ｒ３ …(5) となり、第２の出力端子４の利得比｜G2／G′2｜
は(2)と(4)式より ｜Ｇ２／Ｇ′２｜Ｒ３／Ｒ４ …(6) となる。すなわち互いに利得比が反転し、その利
得比が下段トランジスタ９と１０とのエミツタに
接続された２つの抵抗１５と１６（R3とR4）で決
定されると言う特徴を有する。
本発明の応用例として、第３図に示すように、
本発明に加算器を付け加えることにより、第１の
出力端子３の利得比と第２の出力端子４の利得比
を違えることが可能となる。
本発明に加算器を付け加えることにより、第１の
出力端子３の利得比と第２の出力端子４の利得比
を違えることが可能となる。
すなわち、抵抗１５と１６の接点を利得補正増
幅器の一方のトランジスタ４６のベースに接続す
ることにより、トランジスタ９と１０のエミツタ
側負荷と直列接続のコンデンサ１９と抵抗１７に
より分圧された小信号がこの利得補正増幅器で増
幅され、トランジスタ５のコレクタ側負荷での出
力に加算され、第１の出力端子３に出力されるた
めに、第１の出力端子３の利得比は第２の出力端
子４の利得比よりも小さくなる。この時抵抗１７
の値を抵抗１５，１６よりも十分小さな値とする
ことにより、第２の出力端子４の利得比にはほと
んど影響を与えない。このようにして第１の出力
端子３の利得比と第２の出力端子４の利得比を容
易に変えることが可能となる。
幅器の一方のトランジスタ４６のベースに接続す
ることにより、トランジスタ９と１０のエミツタ
側負荷と直列接続のコンデンサ１９と抵抗１７に
より分圧された小信号がこの利得補正増幅器で増
幅され、トランジスタ５のコレクタ側負荷での出
力に加算され、第１の出力端子３に出力されるた
めに、第１の出力端子３の利得比は第２の出力端
子４の利得比よりも小さくなる。この時抵抗１７
の値を抵抗１５，１６よりも十分小さな値とする
ことにより、第２の出力端子４の利得比にはほと
んど影響を与えない。このようにして第１の出力
端子３の利得比と第２の出力端子４の利得比を容
易に変えることが可能となる。
本発明により、或る特定期間の利得比が相互に
反転する２つの出力を得ることが一回路により得
られ、たとえばビデオテープレコーダにおけるカ
ラー信号処理での記録時にバースト信号とクロマ
信号の振巾比を変更し、再生時に元の振巾比の状
態に戻すと言う機能を一回路により可能とし、更
に第３図のような加算器を具備した回路を用い、
コンデンサ１９と抵抗１７を外付けとした回路を
IC化した場合に、回路素子数の低減とピン数の
削除が計らわれ、更に外付け抵抗１７によりカラ
ー信号処理における再生時のバースト信号とクロ
マ信号の比を必要に応じて記録時とは異なつた値
とすることも可能となる。
反転する２つの出力を得ることが一回路により得
られ、たとえばビデオテープレコーダにおけるカ
ラー信号処理での記録時にバースト信号とクロマ
信号の振巾比を変更し、再生時に元の振巾比の状
態に戻すと言う機能を一回路により可能とし、更
に第３図のような加算器を具備した回路を用い、
コンデンサ１９と抵抗１７を外付けとした回路を
IC化した場合に、回路素子数の低減とピン数の
削除が計らわれ、更に外付け抵抗１７によりカラ
ー信号処理における再生時のバースト信号とクロ
マ信号の比を必要に応じて記録時とは異なつた値
とすることも可能となる。
第１図は従来の利得補正増幅回路を用いた振幅
比制御回路の例を示す回路図、第２図は本発明の
基本的な一実施例を示す回路図、第３図は本発明
の利得補正増幅回路の応用例を示す回路図であ
る。 ５〜１０，２５，２６，３０〜３５，４６，４
７……トランジスタ、１３〜１８……抵抗、２
０，２０ａ……定電流源、２１……小信号源、２
２……制御信号源。
比制御回路の例を示す回路図、第２図は本発明の
基本的な一実施例を示す回路図、第３図は本発明
の利得補正増幅回路の応用例を示す回路図であ
る。 ５〜１０，２５，２６，３０〜３５，４６，４
７……トランジスタ、１３〜１８……抵抗、２
０，２０ａ……定電流源、２１……小信号源、２
２……制御信号源。
Claims (1)
- 【特許請求の範囲】 １ カラービデオ信号におけるバースト期間とク
ロマ期間の利得を切換える回路において、エミツ
タが共通に接続された第１、第２のトランジスタ
と、同様にエミツタが共通に接続された第３、第
４のトランジスタと、上記第１、第２のトランジ
スタのエミツタにコレクタが接続された第５のト
ランジスタと、上記第３、第４のトランジスタの
エミツタにコレクタが接続された第６のトランジ
スタと、上記第５と第６の２つのトランジスタの
エミツタ間に第１、第２の抵抗を直列に接続し、
この二つの抵抗の中間接続点と第２の基準電位点
との間に接続された定電流源と、同じく第５、第
６のトランジスタのエミツタ間に直列に接続され
た第３、第４の抵抗と、この第３、第４の抵抗の
中間接続点と第３の基準電位点との間に接続され
た少なくとも容量を含む回路素子と、上記第１お
よび第３のトランジスタのコレクタと第１の基準
電位点との間に接続された第１の負荷抵抗と、上
記第２および第４のトランジスタのコレクタと上
記第１の基準電位点との間に接続された第２の負
荷抵抗とを備え、少なくとも上記第３および第４
の抵抗を異なる値とし、上記第１、第４および第
２、第３のトランジスタのベースをおのおの共通
に接続し、これら二つの共通に接続されたベース
間にバースト期間とクロマ期間とで極性の異なる
制御信号を印加し、かつ上記第５および第６のト
ランジスタのベースを共通に接続してカラー信号
を入力信号として供給し、上記制御信号により上
記第１の負荷抵抗からの出力信号のバースト期間
とクロマ期間の利得を切換え、かつ、上記第２の
負荷抵抗からの出力信号のバースト期間とクロマ
期間の利得を上記第１の負荷抵抗の出力信号で切
換えられるバースト期間とクロマ期間の利得比と
は逆の値に切換えることを特徴とする増幅回路。 ２ カラービデオ信号におけるバースト期間とク
ロマ期間の利得を切換える回路において、エミツ
タが共通に接続された第１、第２のトランジスタ
と、同様にエミツタが共通に接続された第３、第
４のトランジスタと、上記第１、第２のトランジ
スタのエミツタにコレクタが接続された第５のト
ランジスタと、上記第３、第４のトランジスタの
エミツタにコレクタが接続された第６のトランジ
スタと、上記第５と第６の２つのトランジスタの
エミツタ間に第１、第２の抵抗を直列に接続し、
この二つの抵抗の中間接続点と第２の基準電位点
との間に接続された定電流源と、同じく第５、第
６のトランジスタのエミツタ間に直列に接続され
た第３、第４の抵抗と、この第３、第４の抵抗の
中間接続点と第３の基準電位点との間に少なくと
も第５の抵抗と容量とが直列に接続された第１の
回路素子と、上記第１および第３のトランジスタ
のコレクタと第１の基準電位点との間に接続され
た第１の負荷抵抗と、上記第２および第４のトラ
ンジスタのコレクタと上記第１の基準電位点との
間に接続された第２の負荷抵抗と、上記第１の負
荷抵抗と上記第１のトランジスタのコレクタとの
接続点にベースが接続された第７のトランジスタ
と、上記第３と第４の抵抗の中間接続点にベース
が接続された第８のトランジスタと、上記第７の
トランジスタのエミツタと上記第８のトランジス
タのコレクタとの間に接続された少なくとも第６
の抵抗を含む第２の回路素子と、上記第８のトラ
ンジスタのエミツタと第４の基準電位点との間に
接続された少なくとも第７の抵抗を含む第３の回
路素子とを備え、少なくとも上記第３および第４
の抵抗を異なる値とし、上記第１、第４および第
２、第３のトランジスタのベースをおのおの共通
に接続し、これら二つの共通に接続されたベース
間にバースト期間とクロマ期間とで極性の異なる
制御信号を印加し、かつ上記第５および第６のト
ランジスタのベースを共通に接続してカラー信号
を入力信号として供給し、上記制御信号により上
記第１の負荷抵抗からの出力信号のバースト期間
とクロマ期間の利得を切換え、かつ、上記第２の
負荷抵抗からの出力信号のバースト期間とクロマ
期間の利得を上記第１の負荷抵抗の出力信号で切
換えられるバースト期間とクロマ期間の利得比と
は逆の値に切換えるとともに、上記第１の負荷抵
抗に得られる出力信号を上記第７のトランジスタ
のエミツタと上記第８のトランジスタのコレクタ
との間の接続点から取り出すようにして、上記第
１の負荷抵抗からの出力信号のバースト期間とク
ロマ期間の利得比を変更するようにしたことを特
徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13162678A JPS5558817A (en) | 1978-10-27 | 1978-10-27 | Amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13162678A JPS5558817A (en) | 1978-10-27 | 1978-10-27 | Amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5558817A JPS5558817A (en) | 1980-05-01 |
| JPS6223485B2 true JPS6223485B2 (ja) | 1987-05-23 |
Family
ID=15062442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13162678A Granted JPS5558817A (en) | 1978-10-27 | 1978-10-27 | Amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5558817A (ja) |
-
1978
- 1978-10-27 JP JP13162678A patent/JPS5558817A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5558817A (en) | 1980-05-01 |
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