JPS6223143A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6223143A JPS6223143A JP16194685A JP16194685A JPS6223143A JP S6223143 A JPS6223143 A JP S6223143A JP 16194685 A JP16194685 A JP 16194685A JP 16194685 A JP16194685 A JP 16194685A JP S6223143 A JPS6223143 A JP S6223143A
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- JP
- Japan
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- layer
- wiring
- lead
- power supply
- semiconductor device
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は半導体装置、特に半導体装置内部の電源ノイズ
の低減に適用して有効な技術に関する。
の低減に適用して有効な技術に関する。
［背景技術］
半導体装置に搭載されたベレットはリード電橋を経由し
て作動電力を供給されるが、大容量のバッファ回路等が
作動すると、電源リードもしくはグランドリードの直流
抵抗成分により動作電流供給能力が充分でなくなり、こ
の結果電源ノイズを生じ、これが原因となって半導体装
置の誤動作を誘発する場合のあることが知られている。
て作動電力を供給されるが、大容量のバッファ回路等が
作動すると、電源リードもしくはグランドリードの直流
抵抗成分により動作電流供給能力が充分でなくなり、こ
の結果電源ノイズを生じ、これが原因となって半導体装
置の誤動作を誘発する場合のあることが知られている。
さらに、電源リードが細く長い場合には直流抵抗成分に
加えてインダクタンス成分も効いてくるため、電源ノイ
ズの発生率がさらに高くなることが本発明者によって見
い出された。
加えてインダクタンス成分も効いてくるため、電源ノイ
ズの発生率がさらに高くなることが本発明者によって見
い出された。
上記現象は、電源リードもしくはグランドリードか細く
長い半導体装置、たとえばセラミックパッケージ基板か
らなるチップキャリア型半導体装置もしくは同じくセラ
ミックパッケージ基板からなるデュアルインラインパッ
ケージ型の半導体装置等では特に顕著に現れることが本
発明者によって明らかにされた。すなわち、これらの半
導体装置ではリードの細さ、長さが、その直流抵抗成分
やインダクタンス成分を増大させるためである。
長い半導体装置、たとえばセラミックパッケージ基板か
らなるチップキャリア型半導体装置もしくは同じくセラ
ミックパッケージ基板からなるデュアルインラインパッ
ケージ型の半導体装置等では特に顕著に現れることが本
発明者によって明らかにされた。すなわち、これらの半
導体装置ではリードの細さ、長さが、その直流抵抗成分
やインダクタンス成分を増大させるためである。
なお、リードレスチップキャリア型半導体装置の技術と
して詳しくのべである例としては、株式会社サイエンス
フォーラム社、昭和５８年１１月２８日発行、「超ＬＳ
Ｉデバイスハンドブック」Ｐ２２６〜Ｐ２２８がある。
して詳しくのべである例としては、株式会社サイエンス
フォーラム社、昭和５８年１１月２８日発行、「超ＬＳ
Ｉデバイスハンドブック」Ｐ２２６〜Ｐ２２８がある。
［発明の目的］
本発明の目的は、電源ノイズの発生を防止して作動信幀
性の高い半導体装置を提供することにある。
性の高い半導体装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、内部電極層とともに層間絶縁層により隔層さ
れた一または二辺上の配線層を有し、かつ前記内部電極
層の所定のリードと配線層とは層間絶縁層を貫通するス
ルーホール配線により短絡された半導体装置構造とする
ことにより、電源リードもしくはグランドリードの直流
抵抗成分およびインダクタンス成分を減少させることが
できるため、電源ノイズの発生を防止して作動信頼性の
高い半導体装置を提供することができる。
れた一または二辺上の配線層を有し、かつ前記内部電極
層の所定のリードと配線層とは層間絶縁層を貫通するス
ルーホール配線により短絡された半導体装置構造とする
ことにより、電源リードもしくはグランドリードの直流
抵抗成分およびインダクタンス成分を減少させることが
できるため、電源ノイズの発生を防止して作動信頼性の
高い半導体装置を提供することができる。
［実施例］
第１図は本発明による一実施例である半導体装置を示す
断面図、第２図は電極層および配線層の形成状態を示す
概略図である。
断面図、第２図は電極層および配線層の形成状態を示す
概略図である。
本実施例の半導体装置１はペレット２が取付けられたキ
ャビティ空間３が気密封止されてなる、いわゆるリード
レスチフブキャリア（ＬＣＣ）型の半導体装置であって
、中央部にペレット２を装着する凹部４が形成されたパ
ッケージ基板５を有している。
ャビティ空間３が気密封止されてなる、いわゆるリード
レスチフブキャリア（ＬＣＣ）型の半導体装置であって
、中央部にペレット２を装着する凹部４が形成されたパ
ッケージ基板５を有している。
上記パンケージ基板５は図示しないが、例えば所定形状
のグリーンシートからなる基板部材を積層して所定温度
で同時焼結することにより得ることができるものである
。このパッケージ基Ｆｉ５の凹部４の周囲の表面には下
層から順番に電源配線層８、電極層７およびグランド配
線層１８が各々形成されており、上記各層の間は層間絶
縁層６ａおよび６ｂにより各々隔層されている。ここで
、最下層の電源配線層８は層各絶縁層６ａを貫通するス
ルーホール配ｗＡ１２ ａにより電極層７の電源リード
と電気的導通が図られている。また最上層のグランド配
線層１８は層間絶縁層６ｂを貫通するスルーホール配線
１２ｂにより電極層７のグランドリードと電気的導通が
図られている。
のグリーンシートからなる基板部材を積層して所定温度
で同時焼結することにより得ることができるものである
。このパッケージ基Ｆｉ５の凹部４の周囲の表面には下
層から順番に電源配線層８、電極層７およびグランド配
線層１８が各々形成されており、上記各層の間は層間絶
縁層６ａおよび６ｂにより各々隔層されている。ここで
、最下層の電源配線層８は層各絶縁層６ａを貫通するス
ルーホール配ｗＡ１２ ａにより電極層７の電源リード
と電気的導通が図られている。また最上層のグランド配
線層１８は層間絶縁層６ｂを貫通するスルーホール配線
１２ｂにより電極層７のグランドリードと電気的導通が
図られている。
このような各層８，６ａ、７，６ｂ、１８の形成は以下
のようにして行われる。
のようにして行われる。
第２図に示すように、まずパッケージ基板５の表面に電
源配線層８を形成するが、これはパッケージ基板５の表
面の略全域にわたってタングステン等の導電材料を蒸着
等の手段で被着させることにより行われる。
源配線層８を形成するが、これはパッケージ基板５の表
面の略全域にわたってタングステン等の導電材料を蒸着
等の手段で被着させることにより行われる。
次に、層間絶縁層６ａとしての枠状のグリーンシート上
に印刷等の手段により複数の所定形状のリード電極９か
らなる電極層７を形成する。このとき、リード電極９の
うちの電源リード１１の下部には層間絶縁層６ａの裏面
側に貫通するスルーホール配線１２ａが形成されている
。
に印刷等の手段により複数の所定形状のリード電極９か
らなる電極層７を形成する。このとき、リード電極９の
うちの電源リード１１の下部には層間絶縁層６ａの裏面
側に貫通するスルーホール配線１２ａが形成されている
。
次に、層間絶縁層６ｂとしての枠状のグリーンシート上
に導電材料を被着してグランド配線層１８を形成する。
に導電材料を被着してグランド配線層１８を形成する。
このとき、層間絶縁層６ｂの下層のリード電極９のグラ
ンドリードに整合する位置には層間絶縁層６ｂを貫通し
てグランド配線層１８とリード電極９の電気的導通を達
成するためのスルーホール配線が形成されている。
ンドリードに整合する位置には層間絶縁層６ｂを貫通し
てグランド配線層１８とリード電極９の電気的導通を達
成するためのスルーホール配線が形成されている。
上記のようにして形成された各部材は積層状態で、所定
時間、所定の温度条件で同時焼結されることにより接合
される。なお、このときに最上部に枠部材１５を載置し
て同時焼結してもよい。
時間、所定の温度条件で同時焼結されることにより接合
される。なお、このときに最上部に枠部材１５を載置し
て同時焼結してもよい。
なお、電極層７の各リード電極９のキャビティ空間３に
露出した部分は内部電極９ａとして機能し、該内部電極
９ａの表面にはボンディングを良好ならしめるために金
等をめっきしてもよい。また、リード電極９はさらにパ
ッケージ基板５の側面から裏面方向に延設されており、
このようにパッケージ基板５の外部に露出した部分は外
部電極９ｂとして機能する。
露出した部分は内部電極９ａとして機能し、該内部電極
９ａの表面にはボンディングを良好ならしめるために金
等をめっきしてもよい。また、リード電極９はさらにパ
ッケージ基板５の側面から裏面方向に延設されており、
このようにパッケージ基板５の外部に露出した部分は外
部電極９ｂとして機能する。
前記パッケージ基板５の凹部４の底部にはシリコン半導
体からなるベレット２が金−シリコン共晶法により取付
けられており、このベレット２の表面に形成されたパッ
ド１３と前記電極層７の各内部電極９ａとは金、銅もし
くはアルミニウム等からなるワイヤ１４により電気的導
通が達成されている。このワイヤ１４の張設は、たとえ
ばワイヤ１４の一端を加熱してベレット２のパッド１３
に押圧した後、他端側を前記内部電極９ａ上に超音波振
動を印加しながら押圧することにより行うことができる
。
体からなるベレット２が金−シリコン共晶法により取付
けられており、このベレット２の表面に形成されたパッ
ド１３と前記電極層７の各内部電極９ａとは金、銅もし
くはアルミニウム等からなるワイヤ１４により電気的導
通が達成されている。このワイヤ１４の張設は、たとえ
ばワイヤ１４の一端を加熱してベレット２のパッド１３
に押圧した後、他端側を前記内部電極９ａ上に超音波振
動を印加しながら押圧することにより行うことができる
。
パンケージ基板５の上には枠部材１５が載置され、さら
にその枠部材１５の上部にはアルミナ等からなるキャッ
プ１６が低融点ガラス１７により取付けられており、キ
ャビティ空間３内の気密封止を達成している。
にその枠部材１５の上部にはアルミナ等からなるキャッ
プ１６が低融点ガラス１７により取付けられており、キ
ャビティ空間３内の気密封止を達成している。
このように、本実施例によれば、電極層の下部にＮｔＡ
’）−ドと電気的導通を有する電源配線層が形成され、
さらに上部にはグランドリードと電気的導通を有するグ
ランド配線層が形成されているため、安定した電源供給
およびグランドが可能となるため、抵抗成分およびイン
ダクタンス成分を減少し、電源ノイズの発生を抑制する
ことができる。
’）−ドと電気的導通を有する電源配線層が形成され、
さらに上部にはグランドリードと電気的導通を有するグ
ランド配線層が形成されているため、安定した電源供給
およびグランドが可能となるため、抵抗成分およびイン
ダクタンス成分を減少し、電源ノイズの発生を抑制する
ことができる。
［効果］
（１）、内部電極層とともに層間絶縁膜により階層され
た一または二辺上の配線層を有し、かつ前記内部電極層
の所定のリードと配線層とは層間絶縁膜を貫通するスル
ーホール配線により短絡された半導体装置構造とするこ
とにより、電源リードもしくはグランドリードの直流抵
抗成分およびインダクタンス成分を減少させることがで
きる。
た一または二辺上の配線層を有し、かつ前記内部電極層
の所定のリードと配線層とは層間絶縁膜を貫通するスル
ーホール配線により短絡された半導体装置構造とするこ
とにより、電源リードもしくはグランドリードの直流抵
抗成分およびインダクタンス成分を減少させることがで
きる。
（２）、前記（１）により、電源ノイズの発生を防止す
ることができるため、作動信頬性の高い半導体装置を提
供することができる。
ることができるため、作動信頬性の高い半導体装置を提
供することができる。
（３）、前記（１）により、電源リードもしくはグラン
ドリードの配設位置を問わずに電源供給およびグランド
が可能となるため、リードの配設にあたって自由度が向
上する。
ドリードの配設位置を問わずに電源供給およびグランド
が可能となるため、リードの配設にあたって自由度が向
上する。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、実施例では電極層の下層に電源配線層、上層
にグランド配線層の双方を形成した場合について説明し
たが、電源配線層もしくはグランド配線層のどちらか一
方のみを形成した場合であってもよい。また、実施例に
説明した層構造に限らず、電源配線層、電極配線層の双
方を電極層の下層に形成してもよい。
にグランド配線層の双方を形成した場合について説明し
たが、電源配線層もしくはグランド配線層のどちらか一
方のみを形成した場合であってもよい。また、実施例に
説明した層構造に限らず、電源配線層、電極配線層の双
方を電極層の下層に形成してもよい。
口利用分野］
以上の説明では主として本発明者によってなされた発明
をその利用分野である、いわゆるリードレスチップキャ
リア型の半導体装置に適用した場合について説明したが
、これに限定されるものではなく、メタライズにより電
極形成を行う半導体装置であれば、たとえばセラミック
封止によるデュアルインラインパッケージ型半導体装置
等であってもよい。
をその利用分野である、いわゆるリードレスチップキャ
リア型の半導体装置に適用した場合について説明したが
、これに限定されるものではなく、メタライズにより電
極形成を行う半導体装置であれば、たとえばセラミック
封止によるデュアルインラインパッケージ型半導体装置
等であってもよい。
第１図は本発明による一実施例である半導体装置を示す
断面図、 第２図は各配線層の形成状態を示す概略図である。 １・・・半導体装置、２・・・ベレット、３・・・キャ
ビティ空間、４・・・凹部、５・・・パッケージ基板、
６ａ、６ｂ・・・層間絶縁層、７・・・電極層、８・・
・を源配線層、９・・・リード電極、９ａ・・・内部電
極、９ｂ・・・外部電極、１０・・・導電材料、１１・
・・電源リード、１２ａ、 １２ｂ−−・スルーホー
ル配線、１３・・・パッド、１４・・・ワイヤ、１５・
・・枠部材、１６・・・キャップ、１７・・・低融点ガ
ラス、１８・・・グランド配線層。
断面図、 第２図は各配線層の形成状態を示す概略図である。 １・・・半導体装置、２・・・ベレット、３・・・キャ
ビティ空間、４・・・凹部、５・・・パッケージ基板、
６ａ、６ｂ・・・層間絶縁層、７・・・電極層、８・・
・を源配線層、９・・・リード電極、９ａ・・・内部電
極、９ｂ・・・外部電極、１０・・・導電材料、１１・
・・電源リード、１２ａ、 １２ｂ−−・スルーホー
ル配線、１３・・・パッド、１４・・・ワイヤ、１５・
・・枠部材、１６・・・キャップ、１７・・・低融点ガ
ラス、１８・・・グランド配線層。
Claims (1)
- 【特許請求の範囲】 １、パッケージ基板上に導電材料の被着により内部電極
層が形成されてなる半導体装置であって、前記内部電極
層とともに層間絶縁層により隔層された一または二以上
の配線層を有し、かつ前記内部電極層の所定のリードと
配線層とは層間絶縁層を貫通するスルーホール配線によ
り短絡されていることを特徴とする半導体装置。 ２、上記配線層のうち少なくとも所定の一層が内部電極
層の電源リードまたはグランドリードと短絡されている
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16194685A JPS6223143A (ja) | 1985-07-24 | 1985-07-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16194685A JPS6223143A (ja) | 1985-07-24 | 1985-07-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6223143A true JPS6223143A (ja) | 1987-01-31 |
Family
ID=15745048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16194685A Pending JPS6223143A (ja) | 1985-07-24 | 1985-07-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6223143A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63250844A (ja) * | 1987-04-07 | 1988-10-18 | Nec Corp | 半導体装置 |
-
1985
- 1985-07-24 JP JP16194685A patent/JPS6223143A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63250844A (ja) * | 1987-04-07 | 1988-10-18 | Nec Corp | 半導体装置 |
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