JPS6222480A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS6222480A JPS6222480A JP16033385A JP16033385A JPS6222480A JP S6222480 A JPS6222480 A JP S6222480A JP 16033385 A JP16033385 A JP 16033385A JP 16033385 A JP16033385 A JP 16033385A JP S6222480 A JPS6222480 A JP S6222480A
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- JP
- Japan
- Prior art keywords
- gate electrode
- film
- oxide film
- source
- substrate
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は、半導体素子、特にMO8型半導体素子の製
造方法に関するものである。
造方法に関するものである。
(従来の技術)
従来のMO8型半導体素子の製造方法を第2図に示す。
第2図(a)において、1はシリコン基板であり、まず
、このシリコン基板10表面に6000〜9000Aの
フィールド酸化膜2を選択的に形成することにより、シ
リコン基板1上をフィールド領域3とアクティブ領域4
に分ける。ここで、フィールド酸化膜2は、減圧気相成
長法による図示しない窒化膜をマスクとした選択酸化法
によって形成される。
、このシリコン基板10表面に6000〜9000Aの
フィールド酸化膜2を選択的に形成することにより、シ
リコン基板1上をフィールド領域3とアクティブ領域4
に分ける。ここで、フィールド酸化膜2は、減圧気相成
長法による図示しない窒化膜をマスクとした選択酸化法
によって形成される。
次に、800〜1000℃のドライ酸化によってアクテ
ィブ領域4(シリコン基板1の露出表面)に200〜5
00Aのシリコン酸化膜5を成長させる。続いて、この
シリコン酸化膜5上およびフィールド酸化膜2上の全面
に、蒸着法、スパッタ法、 ′気相成長法などにより
金属膜またはシリサイド膜6を2000〜4000X厚
に形成する。(第2図(b)) この後、金属膜またはシリサイド膜6を写真食刻法によ
り、ゲート電極となる部分のみを残してエツチング除去
する。さらに、これによる残存金属膜またはシリサイド
膜6をマスクとして、その下のゲート酸化膜となる部分
のみを残してシリコン酸化膜5をエツチング除去する。
ィブ領域4(シリコン基板1の露出表面)に200〜5
00Aのシリコン酸化膜5を成長させる。続いて、この
シリコン酸化膜5上およびフィールド酸化膜2上の全面
に、蒸着法、スパッタ法、 ′気相成長法などにより
金属膜またはシリサイド膜6を2000〜4000X厚
に形成する。(第2図(b)) この後、金属膜またはシリサイド膜6を写真食刻法によ
り、ゲート電極となる部分のみを残してエツチング除去
する。さらに、これによる残存金属膜またはシリサイド
膜6をマスクとして、その下のゲート酸化膜となる部分
のみを残してシリコン酸化膜5をエツチング除去する。
このエツチング後の状態が第2図(c)に示されており
、フはゲート電極(残存金1iB膜またはシリサイド膜
6)、8はゲー)1化膜(残存シリコン酸化膜5)であ
る。
、フはゲート電極(残存金1iB膜またはシリサイド膜
6)、8はゲー)1化膜(残存シリコン酸化膜5)であ
る。
これらは、アクティブ領域4のゲート領域部に設けられ
る。
る。
次に、シリコン基板1のアクティブ領域4中、ソース・
ドレイン領域部に、I X 10”cm−”程度のAs
をイオン打込みする。このイオン打込み後の状態が第2
図(d)に示されており、9tfAs 打込み部である
。
ドレイン領域部に、I X 10”cm−”程度のAs
をイオン打込みする。このイオン打込み後の状態が第2
図(d)に示されており、9tfAs 打込み部である
。
この後、800〜1000℃のN2中の熱処理を行って
、前記イオン打込みによって非晶質化したシリコン基板
1のソース・ドレイン領域部を再結晶化させると同時に
、A8を活性化させて前記ソース・ドレイン領域部に第
2図(e)に示すようにソース・ドレイン拡散層lOを
形成する。
、前記イオン打込みによって非晶質化したシリコン基板
1のソース・ドレイン領域部を再結晶化させると同時に
、A8を活性化させて前記ソース・ドレイン領域部に第
2図(e)に示すようにソース・ドレイン拡散層lOを
形成する。
次に、同第2図(e)に示すように、全面に、リンをド
ープしたシリコン酸化膜11(中間絶縁膜)を気相成長
法により6000〜10000X厚に形成する。
ープしたシリコン酸化膜11(中間絶縁膜)を気相成長
法により6000〜10000X厚に形成する。
しかる後、このリンがドープされたシリコン酸化膜11
に、ソース・ドレイン拡散層10上およびゲート電[!
7上にて、写真食刻法によってフンタクト孔12を形成
する。そして、この孔開は後、配線用金j!(At)の
堆積と、それのバターニングを行うことにより、前記ソ
ース・ドレイン拡散層10およびゲート電極7にコンタ
クト孔12を介して接続される配1lA13を形成する
。(第2図(f))(発明が解決しようとする問題点) しかるに、以上のような従来の方法では、イオン打込み
、およびそれに絖< N2中熱処理の工程において、ゲ
ート電極7(メタル層)が露出しているため、ジャーナ
ル・オプ・バキューム・サイエ トンス・アンド・
テクノ四ジー(Journal of Vac−uum
5cience and Technolog7 )
19[3)(1981−9月/10月)P77B−7
85にも示されるように、酸化によるゲート電極7の高
抵抗化や、応力によるゲート電極7の剥離などが生じや
すかった。
に、ソース・ドレイン拡散層10上およびゲート電[!
7上にて、写真食刻法によってフンタクト孔12を形成
する。そして、この孔開は後、配線用金j!(At)の
堆積と、それのバターニングを行うことにより、前記ソ
ース・ドレイン拡散層10およびゲート電極7にコンタ
クト孔12を介して接続される配1lA13を形成する
。(第2図(f))(発明が解決しようとする問題点) しかるに、以上のような従来の方法では、イオン打込み
、およびそれに絖< N2中熱処理の工程において、ゲ
ート電極7(メタル層)が露出しているため、ジャーナ
ル・オプ・バキューム・サイエ トンス・アンド・
テクノ四ジー(Journal of Vac−uum
5cience and Technolog7 )
19[3)(1981−9月/10月)P77B−7
85にも示されるように、酸化によるゲート電極7の高
抵抗化や、応力によるゲート電極7の剥離などが生じや
すかった。
(問題点を解決するための手段)
そこで、この発明では、シリコン基板アクティブ領域の
ゲート領域部にゲート電極とゲート酸化膜を形成した後
、そのゲート電極上を含む基板上の全面をシリコン窒化
膜で覆った状態で、不純物のイオン打込みと熱処理を行
ってソース・ドレイン拡散層を形成する。
ゲート領域部にゲート電極とゲート酸化膜を形成した後
、そのゲート電極上を含む基板上の全面をシリコン窒化
膜で覆った状態で、不純物のイオン打込みと熱処理を行
ってソース・ドレイン拡散層を形成する。
(作 用)
このようにすると、イオン打込み、およびそれに続く熱
処理の工程において、ゲート電極がシリコン窒化膜で覆
われているので、酸化によるゲート電極(メタル層)の
高抵抗化や、応力によるゲート電極の剥離などは生じな
くなる。
処理の工程において、ゲート電極がシリコン窒化膜で覆
われているので、酸化によるゲート電極(メタル層)の
高抵抗化や、応力によるゲート電極の剥離などは生じな
くなる。
(実施例)
以下この発明の一実施例を第1図を参照して説明する。
まず、第1図(a)に示すように、シリコン基板210
表面をフィールド酸化膜22によってフィールド領域2
3とアクティブ領域24に分離する。ここで、フィール
ド酸化膜22は、従来と同様な方法で形成される。
表面をフィールド酸化膜22によってフィールド領域2
3とアクティブ領域24に分離する。ここで、フィール
ド酸化膜22は、従来と同様な方法で形成される。
次に、800〜1000℃のドライ酸化によって、アク
ティブ領域24(シリコン基板21の露出表面)に、第
1図(b)に示すように、200〜5ooAのシリコン
酸化膜25を成長させる。続いて、このシリコン酸化膜
25上およびフィールド酸化膜22上の全面に、蒸着法
、スパッタ法あるいは気相成長法などにより、同第1図
(b)に示すように金属膜またはシリサイド膜26を2
000〜4000A厚に形成する。
ティブ領域24(シリコン基板21の露出表面)に、第
1図(b)に示すように、200〜5ooAのシリコン
酸化膜25を成長させる。続いて、このシリコン酸化膜
25上およびフィールド酸化膜22上の全面に、蒸着法
、スパッタ法あるいは気相成長法などにより、同第1図
(b)に示すように金属膜またはシリサイド膜26を2
000〜4000A厚に形成する。
この後、金属膜またはシリサイド膜26を写真食刻法に
より、ゲート電極となる部分のみを残してエツチング除
去する。さらに、これによる残存金属膜またはシリサイ
ド膜26をマスクとして、その下のゲート酸化膜となる
部分のみを残してシリコン酸化膜25をエツチング除去
する。このエツチング後の状態が第1図(c)に示され
ており、27はゲート電極(残存金属膜またはシリサイ
ド膜26)28はゲート酸化膜(残存シリコン酸化膜2
5)、である。これらは、アクティブ領域24のゲート
領域部に設けられる。
より、ゲート電極となる部分のみを残してエツチング除
去する。さらに、これによる残存金属膜またはシリサイ
ド膜26をマスクとして、その下のゲート酸化膜となる
部分のみを残してシリコン酸化膜25をエツチング除去
する。このエツチング後の状態が第1図(c)に示され
ており、27はゲート電極(残存金属膜またはシリサイ
ド膜26)28はゲート酸化膜(残存シリコン酸化膜2
5)、である。これらは、アクティブ領域24のゲート
領域部に設けられる。
次に、前記ゲート電極27上を含む基板21上ノ全面に
、第1図(d)に示すように、シリコン酸化膜29を1
00〜300X程度、減圧気相成長法によって形成する
。
、第1図(d)に示すように、シリコン酸化膜29を1
00〜300X程度、減圧気相成長法によって形成する
。
この後、シリコン基板21のアクティブ領域24中、ソ
ース・ドレイン領域部に、前記シリコン窒化膜29を通
してI X 10”の−2程度のAs をイオン打込み
する。このイオン打込み後の状態が前記第1図(d)に
示されており、3oはAs 打込み部である。
ース・ドレイン領域部に、前記シリコン窒化膜29を通
してI X 10”の−2程度のAs をイオン打込み
する。このイオン打込み後の状態が前記第1図(d)に
示されており、3oはAs 打込み部である。
しかる後、800〜1000℃のN中の熱処理を行って
、前記イオン打込みによって非晶質化したシリコン基板
21のソース・ドレイン領域部を再結晶化させると同時
に、A8を活性化させて前記ソース・ドレイン領域部に
第1図(e)に示すようにソース・ドレイン拡散層31
を形成する。
、前記イオン打込みによって非晶質化したシリコン基板
21のソース・ドレイン領域部を再結晶化させると同時
に、A8を活性化させて前記ソース・ドレイン領域部に
第1図(e)に示すようにソース・ドレイン拡散層31
を形成する。
次に、同第1図(e)に示すように、全面に、リンをド
ープしたシリコン酸化膜32(中間絶縁膜)を気相成長
法により6000〜1ooooj、厚に形成する。
ープしたシリコン酸化膜32(中間絶縁膜)を気相成長
法により6000〜1ooooj、厚に形成する。
しかる後、このリンがドープされたシリコン酸化膜32
および前記シリコン窒化膜29に、ソース・ドレイン拡
散層31上およびゲート電極27上にて、写真食刻法に
よってコンタクト孔33を形成する。そして、この孔開
は後、配線用金属(At)の堆積と、それのパターニン
グを行つことによ抄、前記ソース・ドレイン拡散層31
およびゲート電極27にコンタクト孔33を介して接続
される配線34を形成する。(第1図(f))(発明の
効果) 以上のように、この発明の方法では、ゲート電極および
ゲート酸化膜の形成後、そのゲート電極上を含む基板上
の全面をシリコン窒化膜で覆うようにしたので、その後
のイオン打込み工程および b熱処理工程において、
ゲー・ト電極が酸化されて高抵抗となったり、応力によ
りゲート電極が剥離することがなく、半導体素子の特性
の安定化が図れる。また、シリコン酸化膜は、イオン打
込み時のゲート電極部へのチャージアップによるゲート
酸化膜破壊に対しても有効である。さらに、上述のよう
にシリコン窒化膜を設けることにより、ゲート電極に対
するパッシベーション効果も、PsG(リンドープシリ
コン酸化膜)単層に比べて高くなる(シリコン窒化膜は
密度が高く、不純物の侵入阻止能力が大きい)。また、
中間絶縁膜を70−した場合にその膜がゲート電極上で
薄くなる傾向があり、そのままコンタクトエツチングを
行うと、ゲート電極上中間絶縁膜が薄いため、オーバー
エツチングによりゲート電極がエツチングさnる恐れが
あるが、シリコン窒化膜があれば、この膜でエツチング
が止まり、ゲート電極の膜減りを防ぐことができる。
および前記シリコン窒化膜29に、ソース・ドレイン拡
散層31上およびゲート電極27上にて、写真食刻法に
よってコンタクト孔33を形成する。そして、この孔開
は後、配線用金属(At)の堆積と、それのパターニン
グを行つことによ抄、前記ソース・ドレイン拡散層31
およびゲート電極27にコンタクト孔33を介して接続
される配線34を形成する。(第1図(f))(発明の
効果) 以上のように、この発明の方法では、ゲート電極および
ゲート酸化膜の形成後、そのゲート電極上を含む基板上
の全面をシリコン窒化膜で覆うようにしたので、その後
のイオン打込み工程および b熱処理工程において、
ゲー・ト電極が酸化されて高抵抗となったり、応力によ
りゲート電極が剥離することがなく、半導体素子の特性
の安定化が図れる。また、シリコン酸化膜は、イオン打
込み時のゲート電極部へのチャージアップによるゲート
酸化膜破壊に対しても有効である。さらに、上述のよう
にシリコン窒化膜を設けることにより、ゲート電極に対
するパッシベーション効果も、PsG(リンドープシリ
コン酸化膜)単層に比べて高くなる(シリコン窒化膜は
密度が高く、不純物の侵入阻止能力が大きい)。また、
中間絶縁膜を70−した場合にその膜がゲート電極上で
薄くなる傾向があり、そのままコンタクトエツチングを
行うと、ゲート電極上中間絶縁膜が薄いため、オーバー
エツチングによりゲート電極がエツチングさnる恐れが
あるが、シリコン窒化膜があれば、この膜でエツチング
が止まり、ゲート電極の膜減りを防ぐことができる。
(図 面)
第1図はこの発明の半導体素子の製造方法の一実施例を
工程順に示す断面図、第2図は従来の方法を工程順に示
す断面図である。 21・・・シリコン基板、22・・・フィールド酸化膜
、23・・・フィールド領域、24・・・アクティブ領
域、27・・・ゲート電極、28・・・ゲート酸化膜、
29・・・シリコン窒化膜、30・・・As打込み部、
31・・・ソース・ドレイン拡散層。 特許出願人 沖電気工業株式会社 4疋氷方シ大のド在面口 NN、lN ア ふ 従米方津nvr面図
工程順に示す断面図、第2図は従来の方法を工程順に示
す断面図である。 21・・・シリコン基板、22・・・フィールド酸化膜
、23・・・フィールド領域、24・・・アクティブ領
域、27・・・ゲート電極、28・・・ゲート酸化膜、
29・・・シリコン窒化膜、30・・・As打込み部、
31・・・ソース・ドレイン拡散層。 特許出願人 沖電気工業株式会社 4疋氷方シ大のド在面口 NN、lN ア ふ 従米方津nvr面図
Claims (1)
- 【特許請求の範囲】 (a)シリコン基板の表面をフィールド酸化膜によつて
フィールド領域とアクティブ領域に分離した後、アクテ
ィブ領域のゲート領域部にゲート電極およびゲート酸化
膜を形成する工程と、 (b)その後、前記ゲート電極上を含む前記基板上の全
面にシリコン窒化膜を形成する工程と、(c)その後、
前記シリコン窒化膜を通して、前記基板アクティブ領域
のソース・ドレイン領域部に不純物をイオン打込みし、
さらに熱処理することにより、前記ソース・ドレイン領
域部にソース・ドレイン拡散層を形成する工程とを具備
することを特徴とする半導体素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16033385A JPS6222480A (ja) | 1985-07-22 | 1985-07-22 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16033385A JPS6222480A (ja) | 1985-07-22 | 1985-07-22 | 半導体素子の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6222480A true JPS6222480A (ja) | 1987-01-30 |
Family
ID=15712700
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16033385A Pending JPS6222480A (ja) | 1985-07-22 | 1985-07-22 | 半導体素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6222480A (ja) |
-
1985
- 1985-07-22 JP JP16033385A patent/JPS6222480A/ja active Pending
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