JPS6222297A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6222297A JPS6222297A JP60163469A JP16346985A JPS6222297A JP S6222297 A JPS6222297 A JP S6222297A JP 60163469 A JP60163469 A JP 60163469A JP 16346985 A JP16346985 A JP 16346985A JP S6222297 A JPS6222297 A JP S6222297A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はページ書込みモードを有するＥＥＦＲＯＭ（
ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏ
ｇｒａｍｍａｂｌｅ ＲＯＭ。
ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏ
ｇｒａｍｍａｂｌｅ ＲＯＭ。
電気的に書込み及び消去が可能な不揮発性メモリ）に関
するものである。なお、以下の説明でいう書込みは書込
みと消去を含むものとする。
するものである。なお、以下の説明でいう書込みは書込
みと消去を含むものとする。
ＥＥＰＲＯＭの書込みＫは通常のスタティックＲＡＭの
書込みよシも長い時間を必要とする。したがって、通常
のＲＡＭと同様にＥＥＦＲＯＭへ１バイト（８ビツト）
ずつ書込むと、書込みに長時間を必要とするので、ペー
ジ書込みモードを実行することによって、１ページ分の
１６バイトを一度に書込むように制御する。
書込みよシも長い時間を必要とする。したがって、通常
のＲＡＭと同様にＥＥＦＲＯＭへ１バイト（８ビツト）
ずつ書込むと、書込みに長時間を必要とするので、ペー
ジ書込みモードを実行することによって、１ページ分の
１６バイトを一度に書込むように制御する。
第１図はこの発明の書込み装置を示すブロック図である
が、このブロック図に示す範囲では、この発明の書込み
装置は従来の装置と同様であるので、第１図を従来の装
置金示すブロック図として説明する。図において％（１
０）はコラムアドレスバッファ、（１１）はコラムデコ
ーダ、（１２）はコラムラッチ、（１３）はデータ入力
バッファ、（１４）はロウアドレスバッファ、（１５）
はロウデコーダ、（１６）はメモリセルアレイ、（１７
）はコントロール回路、（１Ｂ）は１ページのメモリ領
域を示す。
が、このブロック図に示す範囲では、この発明の書込み
装置は従来の装置と同様であるので、第１図を従来の装
置金示すブロック図として説明する。図において％（１
０）はコラムアドレスバッファ、（１１）はコラムデコ
ーダ、（１２）はコラムラッチ、（１３）はデータ入力
バッファ、（１４）はロウアドレスバッファ、（１５）
はロウデコーダ、（１６）はメモリセルアレイ、（１７
）はコントロール回路、（１Ｂ）は１ページのメモリ領
域を示す。
メモリセルアレイ（１６）はＥＥＦＲＯＭから構成され
説明の便宜のため１６ Ｘ １６ Ｘ ８ビツトの容量
を持ち８ビツト（１バイト）ごとにアドレスが定められ
ているとする。１６ Ｘ １６種類のアドレスを指定す
るためにはアドレス信号は８ビツトから構成される。こ
のアドレス信号の上位４ビツトをロウアドレスとし下位
４ビツトをコラムアドレスとする。
説明の便宜のため１６ Ｘ １６ Ｘ ８ビツトの容量
を持ち８ビツト（１バイト）ごとにアドレスが定められ
ているとする。１６ Ｘ １６種類のアドレスを指定す
るためにはアドレス信号は８ビツトから構成される。こ
のアドレス信号の上位４ビツトをロウアドレスとし下位
４ビツトをコラムアドレスとする。
メモリセルアレイ（１６）内でハツチを施したメモリ領
域（１Ｂ）は同一ロウアドレス領域であって、この中で
コラムアドレスＨｒ ００００ Ｊ からｒｌｌｌｌ
Ｊまで１６種類に変化し、すなわち領域（１８）には１
６バイトのデータがそれぞれの位置に格納される。
域（１Ｂ）は同一ロウアドレス領域であって、この中で
コラムアドレスＨｒ ００００ Ｊ からｒｌｌｌｌ
Ｊまで１６種類に変化し、すなわち領域（１８）には１
６バイトのデータがそれぞれの位置に格納される。
これに対しコラムラッチ（１２）も、１６バイトのデー
タをそれぞれコラムアドレスによって指定される位置に
格納することができる。
タをそれぞれコラムアドレスによって指定される位置に
格納することができる。
メモリセルアレイ（１６）への書込みは第１のサイクル
と第２のサイクルの繰返しで実行され、書込むべきデー
タは１バイトずつ、当該バイトの誉込み位置を示すアド
レス信号と共に入力される。
と第２のサイクルの繰返しで実行され、書込むべきデー
タは１バイトずつ、当該バイトの誉込み位置を示すアド
レス信号と共に入力される。
アドレス信号のうちの下位部分はコラムアドレスバッフ
ァ（１０）にラッチされ上位部分はロウアドレスバッフ
ァ（１４）にラッチされ、データはデータ入力バッファ
（１３）にラッチされる。
ァ（１０）にラッチされ上位部分はロウアドレスバッフ
ァ（１４）にラッチされ、データはデータ入力バッファ
（１３）にラッチされる。
第１のサイクルではコラムラッチ（１２）内のコラムデ
コーダ（１１）で指定されるバイト位置くデータ入力バ
ッファ（１３）の内容がラッチされ、このラッチ全１６
回繰シ返してコラムラッチ（１２）内の全バイト（すな
わち１６バイト）に１６バイトのデータが書込まれると
、第２のサイクルが開始され、コラムラッチ（１２）内
の１６バイトのデータはロウデコーダ（１５）の指定す
る領域（１８）へ一度に書込まれる。
コーダ（１１）で指定されるバイト位置くデータ入力バ
ッファ（１３）の内容がラッチされ、このラッチ全１６
回繰シ返してコラムラッチ（１２）内の全バイト（すな
わち１６バイト）に１６バイトのデータが書込まれると
、第２のサイクルが開始され、コラムラッチ（１２）内
の１６バイトのデータはロウデコーダ（１５）の指定す
る領域（１８）へ一度に書込まれる。
第３図はこのような書込み動作を制御する従来の制御信
号の峠過を示す動作タイムチャートで、図において（１
）ハ信号ＣＥ （チップ、イネーブル）、（２）は信号
型（ライト、イネーブル）、１３＋はアドレス信号、（
４）はデータ、（５）はタイマ出方である。
号の峠過を示す動作タイムチャートで、図において（１
）ハ信号ＣＥ （チップ、イネーブル）、（２）は信号
型（ライト、イネーブル）、１３＋はアドレス信号、（
４）はデータ、（５）はタイマ出方である。
アドレス信号（３）、データ（４）の変化点は平行２線
の交差によって示す。
の交差によって示す。
タイマ出力（５）のＩ Ｈ＋レベルは第１のサイクル（
外部書込みサイクル）を示し、これは第２のサイクル（
内部書込みサイクル）の終了後、で百（１）がＩＬルベ
ルとなシ■（２）がｌ Ｌ ＋レベルとなると（第３図
（６））、１Ｈルベルとなり（第３図（８））、この時
点からタイマに設定した時間が経過すると１Ｌルベル（
第３図（９））となる。タイマ出力がＩＨルベルである
間にコラムラッチ（１２）への書込みを終了する。
外部書込みサイクル）を示し、これは第２のサイクル（
内部書込みサイクル）の終了後、で百（１）がＩＬルベ
ルとなシ■（２）がｌ Ｌ ＋レベルとなると（第３図
（６））、１Ｈルベルとなり（第３図（８））、この時
点からタイマに設定した時間が経過すると１Ｌルベル（
第３図（９））となる。タイマ出力がＩＨルベルである
間にコラムラッチ（１２）への書込みを終了する。
タイマ出力（５）がＬＨルベルの期間ＣＥ ｆｉｌがｌ
Ｌ ＋でＷＥ 、（２１が’Ｈ’ ４ ’Ｌ’に変化
した点（第３図（６））テ入力アドレス信号のコラムア
ドレスの部分子コラムアドレスバッファ（１０）にラッ
チする。このラッチされたコラムアドレスによりコラム
デコーダ（１１）がコラムラッチ（１２）内の１バイト
分を選択する。また、ロウアドレスも同様にロウアドレ
スバッファ（１４〕にラッチされる。次に剋（２）が立
上った（ ’Ｌ’レベル→ｌ Ｈ＋レベルになった）時
データ入力バッファ（１３）のデータがコラムラッチ（
１２）内の選択されたバイトに書込まれる。このように
して、１６バイトのデータがコラムラッチ（１２）内の
１６バイトに書込まれた後、タイマ出力（５）が立下り
（第３図（９））第２９サイクル（内部書込みサイクル
）Ｋ移り、次の都の立上り点でコラムラッチ（１２）の
内容の１６バイト（１ページ）のデータがロウデコーダ
（１５）の指定する１ページ領域（１８）に書込まれる
。以上の制御動作はコントロール回路（１７）により行
われる。
Ｌ ＋でＷＥ 、（２１が’Ｈ’ ４ ’Ｌ’に変化
した点（第３図（６））テ入力アドレス信号のコラムア
ドレスの部分子コラムアドレスバッファ（１０）にラッ
チする。このラッチされたコラムアドレスによりコラム
デコーダ（１１）がコラムラッチ（１２）内の１バイト
分を選択する。また、ロウアドレスも同様にロウアドレ
スバッファ（１４〕にラッチされる。次に剋（２）が立
上った（ ’Ｌ’レベル→ｌ Ｈ＋レベルになった）時
データ入力バッファ（１３）のデータがコラムラッチ（
１２）内の選択されたバイトに書込まれる。このように
して、１６バイトのデータがコラムラッチ（１２）内の
１６バイトに書込まれた後、タイマ出力（５）が立下り
（第３図（９））第２９サイクル（内部書込みサイクル
）Ｋ移り、次の都の立上り点でコラムラッチ（１２）の
内容の１６バイト（１ページ）のデータがロウデコーダ
（１５）の指定する１ページ領域（１８）に書込まれる
。以上の制御動作はコントロール回路（１７）により行
われる。
ところで、ＥＥＰＲＯＭへの書込みは必しもメモリセル
アレイ（１６）全部に書込みを行ったり、１ページ分の
データ全部に書込みを行ったシするわけではない。１バ
イトだけへ書込みを行ってその１バイトの内容だけを修
正したい場合もしばしば発生する。このような場合、従
来の装置では第１のサイクル（外部書込みサイクル〕の
時間はタイマの設定時間によって定まシ、これは一定値
に設定されているので、１６バイト（１ページ）の外部
書込み時間を使って１バイトだけの外部蕾込みを行う結
果になり、時間的に無駄が生ずるという問題点があった
。
アレイ（１６）全部に書込みを行ったり、１ページ分の
データ全部に書込みを行ったシするわけではない。１バ
イトだけへ書込みを行ってその１バイトの内容だけを修
正したい場合もしばしば発生する。このような場合、従
来の装置では第１のサイクル（外部書込みサイクル〕の
時間はタイマの設定時間によって定まシ、これは一定値
に設定されているので、１６バイト（１ページ）の外部
書込み時間を使って１バイトだけの外部蕾込みを行う結
果になり、時間的に無駄が生ずるという問題点があった
。
この発明は上記のような問題点を解決するためになされ
たもので、ページ書込みモードとバイト書込みモードと
を切換え使用することができる半導体記憶装置を得るこ
とを目的としている。
たもので、ページ書込みモードとバイト書込みモードと
を切換え使用することができる半導体記憶装置を得るこ
とを目的としている。
この発明ではメモリセルアレイへ入力される制？１１１
信号のうち信号ＯＥ（アウトプット、イネーブル）の論
理によってページ書込みモードとバイト書込みモードと
の切換えを制御した。
信号のうち信号ＯＥ（アウトプット、イネーブル）の論
理によってページ書込みモードとバイト書込みモードと
の切換えを制御した。
書込むべきバイト数に応じてページ書込みモードとバイ
ト書込みモードとを切換えて実行し、書込み所要時間を
短縮することができる。
ト書込みモードとを切換えて実行し、書込み所要時間を
短縮することができる。
以下この発明の実施例を図面について説明する。
第１図はこの発明の書込み装置ｔを示すブロック図で、
ページ書込みモードとバイト書込みモードの切換制御に
関する部分（図示せず）以外の動作は従来の装置と同様
であシ、前節で説明した所である。
ページ書込みモードとバイト書込みモードの切換制御に
関する部分（図示せず）以外の動作は従来の装置と同様
であシ、前節で説明した所である。
第２図はこの発明における書込み動作を制御する制御信
号の経過を示す動作タイムチャートで、第３図と同一符
号は同−又は相当信号を示し、（１９）は信号■「を示
す。信号］（１９）はメモリセルアレイ（、１６） を
読出すときに用いられる信号であり、メモリセルアレイ
（１６）への書込みの時は本来は用いられてない信号で
あるので、この信号ＯＥ（１９） ｋ利用してページ書
込みモードとバイト書込みモードとの切換えを制御する
ことができる。
号の経過を示す動作タイムチャートで、第３図と同一符
号は同−又は相当信号を示し、（１９）は信号■「を示
す。信号］（１９）はメモリセルアレイ（、１６） を
読出すときに用いられる信号であり、メモリセルアレイ
（１６）への書込みの時は本来は用いられてない信号で
あるので、この信号ＯＥ（１９） ｋ利用してページ書
込みモードとバイト書込みモードとの切換えを制御する
ことができる。
たとえば信号σＩＣ（１９）が°Ｈルベル（論理「１」
）であるときは、ページ書込みモードを実行し、°Ｌル
ベル（論理「Ｏ」）であるときはバイト書込みモードを
実行する。
）であるときは、ページ書込みモードを実行し、°Ｌル
ベル（論理「Ｏ」）であるときはバイト書込みモードを
実行する。
ページ書込みモードは従来の装置について先に説明した
とおりである。バイト書込みモードではページ書込みモ
ードと同様な動作で、データ１バイト分をコラムラッチ
（１２） Ｋ書込んだ後、直ちに第２のサイクル（内部
書込みサイクル）Ｋ入り、コラムラッチ（１２）に書込
まれたデータをメモリセルアレイ（１６）の当該アドレ
ス位置に書込む。
とおりである。バイト書込みモードではページ書込みモ
ードと同様な動作で、データ１バイト分をコラムラッチ
（１２） Ｋ書込んだ後、直ちに第２のサイクル（内部
書込みサイクル）Ｋ入り、コラムラッチ（１２）に書込
まれたデータをメモリセルアレイ（１６）の当該アドレ
ス位置に書込む。
なお上記実施例では信号ＯＥ（１９）が°Ｈ“レベルの
ときページ書込みモードを実行し、′Ｌルベルのときバ
イト書込みモードを実行したが、これを逆にして１Ｈル
ベルのときバイト書込みモードを実行し ＩＬルベルの
ときページ書込みモードを実行するよう制御してもよい
。
ときページ書込みモードを実行し、′Ｌルベルのときバ
イト書込みモードを実行したが、これを逆にして１Ｈル
ベルのときバイト書込みモードを実行し ＩＬルベルの
ときページ書込みモードを実行するよう制御してもよい
。
以上のようにこの発明によれば、ページ書込みモードと
バイト書込みモードとの２つの書込みモードを設けるこ
とにしたので、書込みのバイト数に応じて嘗込みモード
を変え、書込み罠必袂な時間を短縮することができる。
バイト書込みモードとの２つの書込みモードを設けるこ
とにしたので、書込みのバイト数に応じて嘗込みモード
を変え、書込み罠必袂な時間を短縮することができる。
第１図はこの発明の書込み装置を示すブロック図、第２
図はこの発明における書込み動作を制御する制御信号の
経過を示す動作タイムチャート、第３図は従来の書込み
動作を制御する制御信号の経過を示す動作タイムチャー
ト。 （１）は信号面、（２）は信号■、（１０）はコラムア
ドレスバッファ、（１１）はコラムデコータ、（１２）
はコラムラッチ、（１３）は入力データバッファ、（１
４）ｕロウアドレスバッファ、（１５）はロウデコーダ
、（１６）はメモリセルアレイ、（１９）は信号ＯＥ０ 尚、各図中同一符号は同−又は相当部分を示す。
図はこの発明における書込み動作を制御する制御信号の
経過を示す動作タイムチャート、第３図は従来の書込み
動作を制御する制御信号の経過を示す動作タイムチャー
ト。 （１）は信号面、（２）は信号■、（１０）はコラムア
ドレスバッファ、（１１）はコラムデコータ、（１２）
はコラムラッチ、（１３）は入力データバッファ、（１
４）ｕロウアドレスバッファ、（１５）はロウデコーダ
、（１６）はメモリセルアレイ、（１９）は信号ＯＥ０ 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 電気的に書込み及び消去が可能な不揮発性メモリから構
成されるメモリセルアレイ、このメモリセルアレイにア
クセスするためのアドレス信号を上位部分のロウアドレ
スと下位部分のコラムアドレスに分け、ロウアドレスを
一時記憶するロウアドレスバッファ、上記コラムアドレ
スを一時記憶するコラムアドレスバッファ、このコラム
アドレスバッファの内容をデコードするコラムデコーダ
、上記ロウアドレスバッファの内容をデコードするロウ
デコーダ、上記メモリセルアレイのうちの上記アドレス
信号により指定されるアドレス位置へ書込む１バイト分
のデータが一時記憶されるデータ入力バッファ、このデ
ータ入力バッファの内容が上記コラムデコーダの出力に
より指定される位置のバイトに書込まわるコラムラッチ
、上記メモリセルアレイへ入力される制御信号のうちの
信号ＯＥ（アウトプット、イネーブル）の論理があらか
じめ定める第１の論理である時はページ書込みモードを
実行し、上記データ入力バッファの内容を上記コラムラ
ッチ内の上記コラムデコーダが指定する位置に書込み、
このようにして上記コラムラッチ内に１ページ分のデー
タが書込まれた後に、この１ページ分のデータを一度に
上記メモリセルアレイの上記ロウデコーダの指定するペ
ージへ書込み、上記信号ＯＥの論理が上記第１の論理の
反対の論理である時はバイト書込みモードを実行し、上
記データ入力バッファの内容を上記コラムラッチ内の上
記コラムデコーダが指定する位置に書込み、この１バイ
トのデータを上記メモリセルアレイ内の上記ロウデコー
ダが指定するロウ内で上記コラムデコーダが指定するコ
ラムアドレスに対応するコラムアドレス位置へ書込むよ
う制御する手段を備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163469A JPS6222297A (ja) | 1985-07-22 | 1985-07-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163469A JPS6222297A (ja) | 1985-07-22 | 1985-07-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6222297A true JPS6222297A (ja) | 1987-01-30 |
Family
ID=15774462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60163469A Pending JPS6222297A (ja) | 1985-07-22 | 1985-07-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6222297A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6460894A (en) * | 1987-08-31 | 1989-03-07 | Fujitsu Ltd | Non-volatile semiconductor memory device |
| JPH0221695U (ja) * | 1988-07-28 | 1990-02-14 |
-
1985
- 1985-07-22 JP JP60163469A patent/JPS6222297A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6460894A (en) * | 1987-08-31 | 1989-03-07 | Fujitsu Ltd | Non-volatile semiconductor memory device |
| JPH0221695U (ja) * | 1988-07-28 | 1990-02-14 |
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