JPS6222074A - ロジツクアナライザ− - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デジタル回路の動作を解析・評価するため
に使用されるロジックアナライザーに関する。

〔従来の技術〕

第２図は従来のロジックアナライザーをブロック図で示
したものである。同図におりて、１は入力条件設定部で
あって、例えば、使用チャンネル、スレッシュホールド
レベル等が設定される。２は論理読取回路であって、ク
ロック信号発生回路１２からのサンプリングタイミング
信号に同期して入力信号を「Ｈ」、ｒＬＪのデジタル信
号として読取り、記憶回路３に送出する。４はデータ処
理回路であって、設定された処理条件に従い記憶回路３
のデータを所望の形のデータに変換してＣＲＴディスプ
レイに供給する。６と７は論理判定回路であって、論理
判定条件が設定される。８はアンドゲート、９は遅延回
路であって、時間もしくは入力回数が遅延条件として設
定され、アンドゲート８の論理積出力により起動される
。１０は記憶制御回路であって、起動スイッチ１１のス
イッチ出力により記憶回路３の動作を開始せしめ、遅延
回路９の出力を受けて記憶回路３の記憶動作を停止せし
める。１３は条件設定回路である。

デジタル回路の動作解析・評価に際しては、設定条件入
力部１３により、図に破線で結合された回路に、解析・
評価に必要な条件を予め設定する。起動スイッチ１１が
投入されると、記憶回路３が記憶動作を開始する。この
記憶動作は論理読取回路２の出力が論理判定回路６の論
理判定条件を満足したのち、論理判定回路７の論理判定
条件が満足され、アンドゲート８が出力して遅延回路９
が起動され、該遅延回路９の設定条件（遅延条件）が満
足されるまで継続される。遅延回路９の設定条件が満足
されると記憶制御回路ｌＯにより記憶回路３の記憶動作
は停止される。記憶回路３に記憶された一定量のデータ
はデータ処理部で処理されてＣＲＴディスプレイ５の画
面上に表示される。

〔発明が解決しようとする問題点〕

このように、ロジックアナライザーの動作には、論理判
定条件の満足、遅延条件の満足といった条件ステップが
あるが、各条件ステップが満足されてもこれを外部では
知ることができないので、例えば、上記各条件ステップ
満足時における被測定回路の波形観測を行いた（ても、
簡単には行うことができないという不便な問題があった
。

この発明は上記した従来の問題を解消するためにな−さ
れたもので、必要に応じて外部装置や外部回路に対して
能動的に働かせることができるロジックアナライザーを
得ることを目的とする。

〔問題を解決するための手段〕

この発明°は上記目的を達成するため、予め条件が設定
され該条件が満足された時に信号を出力する例えば論理
判定回路に上記信号を外部に取出すための外部引出端子
を設ける構成としたものである。

〔作用〕

この発明では、外部引出端子の信号の有無によりある条
件が満足されたことを知ることができるので、上記信号
をトリガ信号として用ジ）ることにより、例えば、該条
件が満足された直後の被測定回路の波形をオシロスコー
プ等により簡単に観測することができる。

〔実施例〕

第１図はこの発明の一実施例を示したもので、　　　　
　　　「論理判定回路６からイタフェース１４を介して
外部引出端子１７が引出されている点、論理読取回路７
からイタフェース１５を介して外部引出端子１８が引出
されている点及び遅延回路９がらインターフェース１６
を介して外部引出端子１９が引出されている点において
第２図の従来のものと相違する。他の構成は第２図のも
のと同じであるので同一符号を付して示しである。

この構成では、外部引出端子１７．１８．１９から取出
される信号をトリガ信号として利用することができるの
で、該信号を用いて、オシロスコープによる被測定回路
の波形観測や、被測定回路の動作シーケンスにタイミン
グが合った外乱が加わった時のエラー検出能力の評価等
を容易に行うことが可能となる。

なお、上記実施例では、論理判定回路が２つの場合につ
いて説明したが、３個以上あってもよく論理判定回路が
多数ある場合には、外部引出端子は全部にではなく特定
の適当数に設けるようにしても良い。

また、インターフェース１４〜１６は外部からの外乱が
侵入する恐れのない場合にはこれを省くことができる。

〔発明の効果〕

この発明は以上説明した通り、ある条件が満足された時
に発生する内部回路の信号を外部で利用することができ
るので、この信号を用いて外部装置や外部回路をトリガ
することができ、被測定回路を従来に比し巾広く評価・
測定することが可能となる利点がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は従来のロジックアナライザーを示すブロック図である
。 図において、６．７−・論理判定回路、９・−・遅延回
路、１７．１８．１９・−・・外部引出端子。 なお、図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）ロジックアナライザにおいて、予め条件が設定さ
   れ該条件が満足された時に信号を出力する回路に上記信
   号を外部に取出すための外部引出端子を接続したことを
   特徴とするロジックアナライザー。
2. （２）信号を出力する回路が、論理判定回路であること
   を特徴とする特許請求の範囲第１項記載のロジックアナ
   ライザー。