JPS62216061A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
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- JPS62216061A JPS62216061A JP61271658A JP27165886A JPS62216061A JP S62216061 A JPS62216061 A JP S62216061A JP 61271658 A JP61271658 A JP 61271658A JP 27165886 A JP27165886 A JP 27165886A JP S62216061 A JPS62216061 A JP S62216061A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
-
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- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、一般的にはデータ処理装置に、さらに具体
的にはデータ処理方式の入力／出力（工１０）制御装置
に関するものである。
的にはデータ処理方式の入力／出力（工１０）制御装置
に関するものである。
［従来の技術］
データ処理装置としては、各々中央処理装置（ＣＰＵ）
と結合した入力−出力（Ｉｌｏ ’）バスとメモリバス
が知られている。１又は２以上の記憶装置がメモリバス
に結合し、１又は２以上の工１０制御装置がＩ１０バス
に結合している。１又は２以上のＩ１０装置は、各工１
０制御装置に結合している◇端末装置は、ＣＰＵと、一
般にはＲ８２３２ケーブルを介して結合している。Ｉ１
０制御装置は一般にそれぞれ、工１０装置用制御装置、
バッファＲＡＭ、Ｉ１０装置用制御装置をバッファＲＡ
Ｍにインターフェイスで連結する第１の直接（ダイレク
ト）メモリインターフェイス（ＤＭＡ） 部、バッフ
７ ＲＡＭをＩ１０バスにインターフェイスで連結する
第２の直接メモリインターフェイス（ＤＭＡ）部、Ｉ１
０装置用制御装置と１１０７１間のデータの転送を管理
するマイクロプロセッサを含む。普通、Ｉ１０制御装置
の各々は、別々の印刷回路基板上に実現されている。他
のデータ処理装置としては、システムバス又はローカル
（局所）メモリバスと呼ばれる単一バスがＩ１０バスと
メモリバスとの組合せの代りに用いられ、ＣＰＵ、記憶
装置、工β制御装置の全てが該単一バスに結合されてい
るものが知られている。
と結合した入力−出力（Ｉｌｏ ’）バスとメモリバス
が知られている。１又は２以上の記憶装置がメモリバス
に結合し、１又は２以上の工１０制御装置がＩ１０バス
に結合している。１又は２以上のＩ１０装置は、各工１
０制御装置に結合している◇端末装置は、ＣＰＵと、一
般にはＲ８２３２ケーブルを介して結合している。Ｉ１
０制御装置は一般にそれぞれ、工１０装置用制御装置、
バッファＲＡＭ、Ｉ１０装置用制御装置をバッファＲＡ
Ｍにインターフェイスで連結する第１の直接（ダイレク
ト）メモリインターフェイス（ＤＭＡ） 部、バッフ
７ ＲＡＭをＩ１０バスにインターフェイスで連結する
第２の直接メモリインターフェイス（ＤＭＡ）部、Ｉ１
０装置用制御装置と１１０７１間のデータの転送を管理
するマイクロプロセッサを含む。普通、Ｉ１０制御装置
の各々は、別々の印刷回路基板上に実現されている。他
のデータ処理装置としては、システムバス又はローカル
（局所）メモリバスと呼ばれる単一バスがＩ１０バスと
メモリバスとの組合せの代りに用いられ、ＣＰＵ、記憶
装置、工β制御装置の全てが該単一バスに結合されてい
るものが知られている。
［発明が解決しようとする問題点コ
これら両方の従来技術の手段の問題点は、比較的コスト
が高く、あまり実際的でなく、比較的太きな場所を取る
ことである。
が高く、あまり実際的でなく、比較的太きな場所を取る
ことである。
この発明の目的は、データ処理装置の新しい改良された
Ｉ１０制御装置を提供することにある。
Ｉ１０制御装置を提供することにある。
この発明の別の目的は、複数のＩ１０装置と共に使用す
るための複数の工１０装置用制御装置を有する単一のＩ
１０制御装置を含むデータ処理装置を提供することにあ
る。
るための複数の工１０装置用制御装置を有する単一のＩ
１０制御装置を含むデータ処理装置を提供することにあ
る。
この発明のさらに別の目的は、複数のＩ１０装置用制御
装置を含む複数の工／○装置、全ての工／○装置用制御
装置により共用されている単一のバッファＲＡＭ、複数
の工／○装置用制御装置とバッファＲＡＭ間のデータ転
送を管理する単一のマイクロプロセッサをインターフェ
イスで連結することに用いるデータ処理装置のためＩ１
０制御装置を提供すること圧ある。
装置を含む複数の工／○装置、全ての工／○装置用制御
装置により共用されている単一のバッファＲＡＭ、複数
の工／○装置用制御装置とバッファＲＡＭ間のデータ転
送を管理する単一のマイクロプロセッサをインターフェ
イスで連結することに用いるデータ処理装置のためＩ１
０制御装置を提供すること圧ある。
この発明のさらに別の目的は、複数のＩ１０装置用制御
装置のための複数の直接メモリ転送インタフェイス部に
おけろ論理回路を実現するゲートアレー構造を提供する
ことにある。
装置のための複数の直接メモリ転送インタフェイス部に
おけろ論理回路を実現するゲートアレー構造を提供する
ことにある。
［問題点を解決するための手段］
データ処理装置としては、ローカルメモリバス、該ロー
カルメモリバスと結合した主メモリと前記ローカルメモ
リバスと結合したホスト中央処理装置、複数の入力／出
力装置を前記のローカルメモリバスとインタフェイスで
連結するためであって、複数の入力／出力装置用制御装
置を含む入力／出力制御装置、少くとも１つの入力／出
力装置と接続するようになされ、各人力／出力装置用制
御装置、該入力／出力制御装置の動作を管理するための
マイクロプロセッサ、該前記のマイクロプロセッサ用の
命令プログラムを記憶し、該入力／出力装置から受は取
ったデータを一時的に記憶するためのバッファメモリ、
該入力／出力装置用制御装置と該ローカルメモリバスを
インターフェイスで連結するための手段（装置）を有す
る。
カルメモリバスと結合した主メモリと前記ローカルメモ
リバスと結合したホスト中央処理装置、複数の入力／出
力装置を前記のローカルメモリバスとインタフェイスで
連結するためであって、複数の入力／出力装置用制御装
置を含む入力／出力制御装置、少くとも１つの入力／出
力装置と接続するようになされ、各人力／出力装置用制
御装置、該入力／出力制御装置の動作を管理するための
マイクロプロセッサ、該前記のマイクロプロセッサ用の
命令プログラムを記憶し、該入力／出力装置から受は取
ったデータを一時的に記憶するためのバッファメモリ、
該入力／出力装置用制御装置と該ローカルメモリバスを
インターフェイスで連結するための手段（装置）を有す
る。
本発明の様々な特徴と利点は以下の記述から明らかにな
るであろう。その記述においては、その部分を形成し、
図示により本発明を実行する具体的実施例を示す添付図
面な径間している。この実施例は十分詳細に記述されて
おり、本発明を実施するための技術を習熟し得るであろ
う。そして、他の実施例が利用しうろこと、構造上の変
化が本発明の範囲から離れることなしになされるであろ
うことが理解されうる筈である。それ故以下の詳細な記
述は、限定した意味で取るべきでなく、本発明の範囲は
特許請求の範囲により最も良（定義づけられている。
るであろう。その記述においては、その部分を形成し、
図示により本発明を実行する具体的実施例を示す添付図
面な径間している。この実施例は十分詳細に記述されて
おり、本発明を実施するための技術を習熟し得るであろ
う。そして、他の実施例が利用しうろこと、構造上の変
化が本発明の範囲から離れることなしになされるであろ
うことが理解されうる筈である。それ故以下の詳細な記
述は、限定した意味で取るべきでなく、本発明の範囲は
特許請求の範囲により最も良（定義づけられている。
［発明の実施例コ
本発明は、複数の工ρ装置用制御装置がローカル（局部
）メモリバスと、単一のバッファＲＡＭ、単一のマイク
ロプロセッサ、単一のゲートアレーを有するＩ１０制御
装置を介して、結合しているデータ処理装置に向けられ
たものである。
）メモリバスと、単一のバッファＲＡＭ、単一のマイク
ロプロセッサ、単一のゲートアレーを有するＩ１０制御
装置を介して、結合しているデータ処理装置に向けられ
たものである。
最初に第１図に言及すると、ありきたりの（従来技術）
のデータ処理装置１１のブロックダイアダラムが図示さ
れている。
のデータ処理装置１１のブロックダイアダラムが図示さ
れている。
データ処理装置１１は、中央処理装置（ＣＰＵ ）１５
と結合したシステムバス１３、主メモリ１７、複数の入
力／出力（Ｉｌｏ ）制御装置ボート” １９ 。
と結合したシステムバス１３、主メモリ１７、複数の入
力／出力（Ｉｌｏ ）制御装置ボート” １９ 。
２１．２３を有する。ボート９１９は、ウィンチェスタ
（Ｗｉｎｃｈｅｓｔｅｒ）ディスク駆動装置をシステム
バス１３に接続するために用い、ウィンチェスタ制御装
置１９−１、バッファＲＡＭ１９−２、ウィンチェスタ
制御装置１９−１をバッファＲＡＭ１９−２にインター
フェイスで連結するための第１の直接（ダイレクト）メ
モリ転送（ＤＭＡ）インターフェイス部１９−３、バッ
ファＲＡＭ１９−２をシステムバス１３にインターフェ
イスで連結するための第２の直接（ダイレクト）メモリ
転送（ＤＭＡ）インターフェイス部１９−４、ウィンチ
ェスタ（Ｗ工Ｎ工）ｆｌｔ制御装置１１９−１とシステ
ムバス１３間のデータの転送を管理するためのマイクロ
プロセッサ１９−５’ｒ有−する。
（Ｗｉｎｃｈｅｓｔｅｒ）ディスク駆動装置をシステム
バス１３に接続するために用い、ウィンチェスタ制御装
置１９−１、バッファＲＡＭ１９−２、ウィンチェスタ
制御装置１９−１をバッファＲＡＭ１９−２にインター
フェイスで連結するための第１の直接（ダイレクト）メ
モリ転送（ＤＭＡ）インターフェイス部１９−３、バッ
ファＲＡＭ１９−２をシステムバス１３にインターフェ
イスで連結するための第２の直接（ダイレクト）メモリ
転送（ＤＭＡ）インターフェイス部１９−４、ウィンチ
ェスタ（Ｗ工Ｎ工）ｆｌｔ制御装置１１９−１とシステ
ムバス１３間のデータの転送を管理するためのマイクロ
プロセッサ１９−５’ｒ有−する。
ボード２１は、フロッピーディスク駆動装置をシステム
バス１３に接続するために用い、フロッピー制御装置２
１−１、バッファーＲＡＭ２１−２、第１の直接メモリ
転送（ＤＭＡ）インターフェイス部２１−３、第２の直
接メモリ転送（ＤＭＡ）インターフェイス部２１−４．
マイクロプロセッサ２１−５を有する。ボー）”２３は
システム通信標準インターフェイス（ＳＣ８Ｉ）バスを
システムバス１３に接続するために用い、５Ｃ３Ｉ制御
装置２３−１、バッファＲＡＭ２３−２、第１のＤＭＡ
部２３−３、第２のＤＭＡ部２３−４、マイクロプロセ
ッサ−２３−５を有する。
バス１３に接続するために用い、フロッピー制御装置２
１−１、バッファーＲＡＭ２１−２、第１の直接メモリ
転送（ＤＭＡ）インターフェイス部２１−３、第２の直
接メモリ転送（ＤＭＡ）インターフェイス部２１−４．
マイクロプロセッサ２１−５を有する。ボー）”２３は
システム通信標準インターフェイス（ＳＣ８Ｉ）バスを
システムバス１３に接続するために用い、５Ｃ３Ｉ制御
装置２３−１、バッファＲＡＭ２３−２、第１のＤＭＡ
部２３−３、第２のＤＭＡ部２３−４、マイクロプロセ
ッサ−２３−５を有する。
見れば分るように、該装置用制御装置の各々は、それ自
身のバッファＲＡＭ、それ自身のＤＭＡ部、それ自身の
マイクロプロセッサを有している。
身のバッファＲＡＭ、それ自身のＤＭＡ部、それ自身の
マイクロプロセッサを有している。
さて、第２図に言及すると、本発明の教えることに従っ
て構成され、通例参照番号３１で見分けるデータ処理装
置のブロックダイアダラムが図示されている。
て構成され、通例参照番号３１で見分けるデータ処理装
置のブロックダイアダラムが図示されている。
データ処理装置３１は、ホスト中央処理装置部（ＣＰＵ
）３３と主メモリ部３５を有する。ＣＰＵ部３３と主メ
モリ部３５の正確な実現は、この発明の部分ではない。
）３３と主メモリ部３５を有する。ＣＰＵ部３３と主メ
モリ部３５の正確な実現は、この発明の部分ではない。
従って、これらの二つの部は単にブロックダイヤグラム
のレベルで示され、記述されている。ＣＰＵ部３３と主
メモリ部３５は各々、該データ処理装置３１の主（メイ
ン）バスであるローカルメモリバス（ＬＭＢ）３７と接
続されている。
のレベルで示され、記述されている。ＣＰＵ部３３と主
メモリ部３５は各々、該データ処理装置３１の主（メイ
ン）バスであるローカルメモリバス（ＬＭＢ）３７と接
続されている。
データ処理装置３１は、更に、データ処理装置３１を複
数の入力／出力（Ｉｌｏ）駆動装置に接続するために用
いるサブシステム３９を含む。
数の入力／出力（Ｉｌｏ）駆動装置に接続するために用
いるサブシステム３９を含む。
サブシステム３９は、フロッピーディスク制御装置４１
、ＳＣ８工制御装置４３、Ｗ工ＮＩ制御装置（コントロ
ーラ）４５、バッファＲＡＭ４７、マイクロプロセッサ
部４９、ゲートアレー５１を有する。
、ＳＣ８工制御装置４３、Ｗ工ＮＩ制御装置（コントロ
ーラ）４５、バッファＲＡＭ４７、マイクロプロセッサ
部４９、ゲートアレー５１を有する。
フロッピーディスク制御装置（コントローラ）４１は、
フロッピーディスク駆動装置（図示されていない）と接
続されることに用いられ、該フロッピーディスク駆動装
置の機能を制御する働きをしている。５Ｃ８Ｉ（即ち、
システム通信標準インターフェイス）制御装置部（コン
トローラ）４３は、５Ｃ８Ｉバスと接続するようになさ
れ、該５Ｃ８Ｉバスと結合するであろう１又は２以上の
装置の機能を制御する働きをしている。Ｗ工Ｎ工制御装
置（コントローラ）４５は、ウィンチェスタディスク駆
動装置（図示されていない）に接続するようになされ、
該ウィンチェスタディスク、駆動装置の機能を制御する
働きをしている。制御装置４１，４３．４５の各々に、
バッファ（図示されていない）が関連づけられている。
フロッピーディスク駆動装置（図示されていない）と接
続されることに用いられ、該フロッピーディスク駆動装
置の機能を制御する働きをしている。５Ｃ８Ｉ（即ち、
システム通信標準インターフェイス）制御装置部（コン
トローラ）４３は、５Ｃ８Ｉバスと接続するようになさ
れ、該５Ｃ８Ｉバスと結合するであろう１又は２以上の
装置の機能を制御する働きをしている。Ｗ工Ｎ工制御装
置（コントローラ）４５は、ウィンチェスタディスク駆
動装置（図示されていない）に接続するようになされ、
該ウィンチェスタディスク、駆動装置の機能を制御する
働きをしている。制御装置４１，４３．４５の各々に、
バッファ（図示されていない）が関連づけられている。
バッファーＲＡＭ４７ は、８ＫＸ３２ビツトマイクロ
プロセツサメモリとマイクロプロセッサ４９のＩ１０制
御プログラムを記憶するＩ１０装置のバッファＲＡＭと
である。バッファＲＡＭ４７は、該３つのＩ１０装置（
即ち、該フロッピー、該ＷＩＮＩ、該５Ｃ３Ｉバス）の
ための３つの１キロバイトバツフアを含む。マイクロプ
ロセッサ部４９は、８０１８６マイクロプロセツサ（イ
ンテル製）と関連バッファを含み、サブシステム３９の
全ての動作を制御するために用いられる。これは、Ｉｌ
ｏの請求（リクエスト）にうまく応答し、工／○データ
の流れ（トラフィック）を監視し、データ転送の完成時
のＩｌｏの状態を供給することを含む。
プロセツサメモリとマイクロプロセッサ４９のＩ１０制
御プログラムを記憶するＩ１０装置のバッファＲＡＭと
である。バッファＲＡＭ４７は、該３つのＩ１０装置（
即ち、該フロッピー、該ＷＩＮＩ、該５Ｃ３Ｉバス）の
ための３つの１キロバイトバツフアを含む。マイクロプ
ロセッサ部４９は、８０１８６マイクロプロセツサ（イ
ンテル製）と関連バッファを含み、サブシステム３９の
全ての動作を制御するために用いられる。これは、Ｉｌ
ｏの請求（リクエスト）にうまく応答し、工／○データ
の流れ（トラフィック）を監視し、データ転送の完成時
のＩｌｏの状態を供給することを含む。
ゲートアレー５１は、以下で更に詳細に記述されるが、
二つの基本的機能を実行する。ゲートアレー５１が実行
する１つの機能は、該Ｉ１０装置用制御装置４１，４３
．４５をバッファＲＡＭ４７ にインターフェイスで連
結し、バッファＲＡＭ４７を主メモリ部３５にインター
フェイスで連結するための該直接メモリ転送のインタフ
ェイス回路の全てを与えることである。ゲートアレー５
１が実行するもう一つの機能は、該工β制御装置４１，
４３．４５のいずれか１つ、マイクロプロセッサ４９、
主メモリ部３５、バッファ４７の間のデータ信号の流れ
を調整し、管理することである。
二つの基本的機能を実行する。ゲートアレー５１が実行
する１つの機能は、該Ｉ１０装置用制御装置４１，４３
．４５をバッファＲＡＭ４７ にインターフェイスで連
結し、バッファＲＡＭ４７を主メモリ部３５にインター
フェイスで連結するための該直接メモリ転送のインタフ
ェイス回路の全てを与えることである。ゲートアレー５
１が実行するもう一つの機能は、該工β制御装置４１，
４３．４５のいずれか１つ、マイクロプロセッサ４９、
主メモリ部３５、バッファ４７の間のデータ信号の流れ
を調整し、管理することである。
？ ７’ シ、ｘ、テム３９は、更に、ホストマイクロ
コービデータトランシーバ５３，８０１８６／バッファ
ＲＡＭデータトランシーバ５５．強化された（ｐｏｗｅ
ｒ ｕｐ）プログラム可能読取り専用記憶装置（ＰＲＯ
Ｍ）５７．８０１８６ ？イクロプロセッサ アビレス
ラッチ５９．２つのバッファＲＡＭ６１．６３を含む。
コービデータトランシーバ５３，８０１８６／バッファ
ＲＡＭデータトランシーバ５５．強化された（ｐｏｗｅ
ｒ ｕｐ）プログラム可能読取り専用記憶装置（ＰＲＯ
Ｍ）５７．８０１８６ ？イクロプロセッサ アビレス
ラッチ５９．２つのバッファＲＡＭ６１．６３を含む。
ホストマイクロコービデータトランシーバ５３は、１６
ビツト幅で、ホス） ＣＰＵ３３とサブシステム３９と
の間を接続され、データをサブシステム３９とホストＣ
ＰＵ３３の間に伝送する。８０１８６／ノ２ツファＲＡ
Ｍデータトランシーバ５５は、データをバッファＲＡＭ
４７とマイクロプロセッサ４９０間に転送するために用
いられる。強化された（ｐｏｗｅｒ ｕｐ） ＰＲＯＭ
５７は、サブシステム３９のための初期化プログラムを
保持するために用いられる。該８０１８６マイクロプロ
セツサアト９レスラツチ５９は、該ホストマイクロコー
ビＲＡＭ、強化された（ｐｏｗｅｒ−ｕｐ） ＰＲＯＭ
５７、該不揮発性ＲＡＭにアクセスするための有効なア
ドレスを保持することに用いられる。バッファＲＡＭ６
１は最も重要でないワー）″（語）データトランシーバ
であり、バッファＲＡＭ６３は最も重要なフービデータ
トランシーバである。
ビツト幅で、ホス） ＣＰＵ３３とサブシステム３９と
の間を接続され、データをサブシステム３９とホストＣ
ＰＵ３３の間に伝送する。８０１８６／ノ２ツファＲＡ
Ｍデータトランシーバ５５は、データをバッファＲＡＭ
４７とマイクロプロセッサ４９０間に転送するために用
いられる。強化された（ｐｏｗｅｒ ｕｐ） ＰＲＯＭ
５７は、サブシステム３９のための初期化プログラムを
保持するために用いられる。該８０１８６マイクロプロ
セツサアト９レスラツチ５９は、該ホストマイクロコー
ビＲＡＭ、強化された（ｐｏｗｅｒ−ｕｐ） ＰＲＯＭ
５７、該不揮発性ＲＡＭにアクセスするための有効なア
ドレスを保持することに用いられる。バッファＲＡＭ６
１は最も重要でないワー）″（語）データトランシーバ
であり、バッファＲＡＭ６３は最も重要なフービデータ
トランシーバである。
サブシステム３９は、更に、フロッピー直接メモリ転送
（ＤＭＡ）データトランシーバ６５．５Ｃ３Ｉ／ＤＮＡ
データトランシーバ６７、ウィンチェスタディスクＤＭ
Ａデータトランシーバ６９、バッフ７ＲＡＭ７）゛レス
レジスタ７１，３２ビット幅バッファＲＡＭ／ローカル
バスデータトランシーバ７３．３２ビット幅ローカルバ
スアビレス／指令ラッチトランシーバ７５を含む。フロ
ッピーＤＭＡデータトランシーバ６５はＤＭＡを転送す
る間バッファＲＡＭ４７とフロッピーディスク駆動間に
データを転送するために用いられる。
（ＤＭＡ）データトランシーバ６５．５Ｃ３Ｉ／ＤＮＡ
データトランシーバ６７、ウィンチェスタディスクＤＭ
Ａデータトランシーバ６９、バッフ７ＲＡＭ７）゛レス
レジスタ７１，３２ビット幅バッファＲＡＭ／ローカル
バスデータトランシーバ７３．３２ビット幅ローカルバ
スアビレス／指令ラッチトランシーバ７５を含む。フロ
ッピーＤＭＡデータトランシーバ６５はＤＭＡを転送す
る間バッファＲＡＭ４７とフロッピーディスク駆動間に
データを転送するために用いられる。
５Ｃ８Ｉ／ＤＭＡデータトランシーバ６７はＤＭＡを転
送する間バッファＲＡＭ４７と５Ｃ３Ｉバス間にデータ
を転送するために用いられる。ウィンチェスタディスク
ＤＭＡデータトランシーバ６９はＤＭＡを転送する間バ
ッファＲＡＭ４７とウィンチェスタディスク駆動間にデ
ータを転送するために用いられる。バッファＲＡＭアド
レスレジスタ７１はゲートアレイ５１とバッファＲＡＭ
４７間に接続され、そしてゲートアレイ５１からの妥当
なバッファＲＡＭアトゝレスをバッファアクセスのため
に一時的に保持するために用いられる。バッファＲＡＭ
／局部バスデータトランシーバ７３は局部メモリバス３
７とメモリバッファ４７、トランシーバ６１および６３
間に接続され、かつ局部バス３７とバッファＲＡＭ４７
間にデータを転送するのに用いられる。局部ノ２スアド
レス／命令ラッチングトランシーバ７５はゲートアレイ
５１と局部メモリバス３７間に接続され、かつ局部バス
３７とバッファＲＡＭ３７間にデータを転送するための
局部バス命令ビットとアト９レスを保持するのに用いら
れる。
送する間バッファＲＡＭ４７と５Ｃ３Ｉバス間にデータ
を転送するために用いられる。ウィンチェスタディスク
ＤＭＡデータトランシーバ６９はＤＭＡを転送する間バ
ッファＲＡＭ４７とウィンチェスタディスク駆動間にデ
ータを転送するために用いられる。バッファＲＡＭアド
レスレジスタ７１はゲートアレイ５１とバッファＲＡＭ
４７間に接続され、そしてゲートアレイ５１からの妥当
なバッファＲＡＭアトゝレスをバッファアクセスのため
に一時的に保持するために用いられる。バッファＲＡＭ
／局部バスデータトランシーバ７３は局部メモリバス３
７とメモリバッファ４７、トランシーバ６１および６３
間に接続され、かつ局部バス３７とバッファＲＡＭ４７
間にデータを転送するのに用いられる。局部ノ２スアド
レス／命令ラッチングトランシーバ７５はゲートアレイ
５１と局部メモリバス３７間に接続され、かつ局部バス
３７とバッファＲＡＭ３７間にデータを転送するための
局部バス命令ビットとアト９レスを保持するのに用いら
れる。
第３図を参照して、第３図は第２図に示されたゲートア
レイ５１のブロック図を示している。各ブロックは論理
ブロック内にもたらすことができる機能を表わし、各ブ
ロックは全ゲートアレイ５１の分離したサブシステムで
ある。線はどのようにボックスが関連しているかを示し
、各ラインはデータ信号及び／又はアドレス信号及び／
又はアドレス信号及び／又は制御信号を運ぶバスである
。太いラインはデータ及びアドレス信号を運ぶためのバ
スを構成し、一方細いラインは制御信号を運ぶためのバ
ス（すなわち、制御信号ライン）を構成する。ボックス
から外へ延びている太いラインすなわちライン１０１，
１０３，１０５，１０７゜１０９．１１１はゲートアレ
イ５１と外部のピン接続のために彼等の外側端部で接続
されている。例えば、ライン１０１はゲートアレイ５１
とマイクロプロセッサ４９の接続のためのピン接続を示
し、ライン１０３はゲートアレイ５１と５Ｃ３Ｉコント
ロ一ラ４３間の接続のためのピン接続を示す。
レイ５１のブロック図を示している。各ブロックは論理
ブロック内にもたらすことができる機能を表わし、各ブ
ロックは全ゲートアレイ５１の分離したサブシステムで
ある。線はどのようにボックスが関連しているかを示し
、各ラインはデータ信号及び／又はアドレス信号及び／
又はアドレス信号及び／又は制御信号を運ぶバスである
。太いラインはデータ及びアドレス信号を運ぶためのバ
スを構成し、一方細いラインは制御信号を運ぶためのバ
ス（すなわち、制御信号ライン）を構成する。ボックス
から外へ延びている太いラインすなわちライン１０１，
１０３，１０５，１０７゜１０９．１１１はゲートアレ
イ５１と外部のピン接続のために彼等の外側端部で接続
されている。例えば、ライン１０１はゲートアレイ５１
とマイクロプロセッサ４９の接続のためのピン接続を示
し、ライン１０３はゲートアレイ５１と５Ｃ３Ｉコント
ロ一ラ４３間の接続のためのピン接続を示す。
以前に注目したように、ゲートアレイ５１の主目的は、
バッファＲＡＭ４７の如く見なされるサブ−システム３
９部分を制御すること、特にバッファＲＡＭ４７へのア
ドレスバスグ（ａｄｄｒｅｓｓｉｎｇ）を制御すること
である。バッファＲＡＭ４７をアクセスしかつゲートア
レイ５１がいつ彼等がバッファＲＡＭ４７をアクセスす
るかを調整する装置すなわち部分はマイクロプロセッサ
４９と、フロッピィコントローラ４１．５Ｃ３Ｉコント
ローラ４３、Ｗ工Ｎエコントローラ４５及び局部メモリ
バス３７用のコントローラであり、ゲートアレイ５１用
のコントローラはそれ自身ゲートアレイ５１内に内蔵さ
れている。
バッファＲＡＭ４７の如く見なされるサブ−システム３
９部分を制御すること、特にバッファＲＡＭ４７へのア
ドレスバスグ（ａｄｄｒｅｓｓｉｎｇ）を制御すること
である。バッファＲＡＭ４７をアクセスしかつゲートア
レイ５１がいつ彼等がバッファＲＡＭ４７をアクセスす
るかを調整する装置すなわち部分はマイクロプロセッサ
４９と、フロッピィコントローラ４１．５Ｃ３Ｉコント
ローラ４３、Ｗ工Ｎエコントローラ４５及び局部メモリ
バス３７用のコントローラであり、ゲートアレイ５１用
のコントローラはそれ自身ゲートアレイ５１内に内蔵さ
れている。
また、これらの装置すなわち部分をバッファＲＡＭ４７
をアクセスするために可能化させるための優先系統を有
する。確立された系統において、マイクロプロセッサ４
９が最も高い優先度を有する。優先系統は、低（なる項
番に、フロッピーコントローラ４１、局部バスコントロ
ーラ、ウィンチェスタコントローラ４５および最終的に
５Ｃ８Ｉコントローラ４３である。以下に記載されたゲ
ートアレイ５１の装置のインターフェース部分とインタ
フェースするコントローラ４５はＷｅθｔｅｒｎＤｉｇ
ｉｔａｌ ＷＤ １０１０またはＷＤ２０１０チップで
ある。
をアクセスするために可能化させるための優先系統を有
する。確立された系統において、マイクロプロセッサ４
９が最も高い優先度を有する。優先系統は、低（なる項
番に、フロッピーコントローラ４１、局部バスコントロ
ーラ、ウィンチェスタコントローラ４５および最終的に
５Ｃ８Ｉコントローラ４３である。以下に記載されたゲ
ートアレイ５１の装置のインターフェース部分とインタ
フェースするコントローラ４５はＷｅθｔｅｒｎＤｉｇ
ｉｔａｌ ＷＤ １０１０またはＷＤ２０１０チップで
ある。
ゲートアレイ５１のインターフェース部分とインタフェ
ースするコントローラ４３はＮＣＲ５３８０チツプであ
る。ゲートアレイ５１のインタフェース部分とインタフ
ェースするコントローラ４１はＷＤ１７９３すなわち富
士通８８７７である。マイクロプロセッサ４９に対する
インタフェース部分である８０１８６Ｉ１０と記載され
たブロック１１３が存在する。このブロック１１３はゲ
ートアレイ５１の内部信号と８０１８６バスに接続され
たゲートアレイ５１の外部ピン間のすべての連絡の論理
回路を含む。基本的には、ブロック１１３はデータトラ
ンシーバ及びババソファの如き機能する論理回路部分で
ある。ブロック１１３のトランシーバポジションはマイ
クロプロセッサ４９ （８０１８６）からの多重化され
たアビレスデータバスおよび舌長重化されたアドレスバ
スを２つの分離されたバス、１つは入力バス１５他の１
つは出力バス１１７、にするものである。また、トラン
シーバポジションは外部データ信号をゲートアレイ５１
０制御ラインに転送する。
ースするコントローラ４３はＮＣＲ５３８０チツプであ
る。ゲートアレイ５１のインタフェース部分とインタフ
ェースするコントローラ４１はＷＤ１７９３すなわち富
士通８８７７である。マイクロプロセッサ４９に対する
インタフェース部分である８０１８６Ｉ１０と記載され
たブロック１１３が存在する。このブロック１１３はゲ
ートアレイ５１の内部信号と８０１８６バスに接続され
たゲートアレイ５１の外部ピン間のすべての連絡の論理
回路を含む。基本的には、ブロック１１３はデータトラ
ンシーバ及びババソファの如き機能する論理回路部分で
ある。ブロック１１３のトランシーバポジションはマイ
クロプロセッサ４９ （８０１８６）からの多重化され
たアビレスデータバスおよび舌長重化されたアドレスバ
スを２つの分離されたバス、１つは入力バス１５他の１
つは出力バス１１７、にするものである。また、トラン
シーバポジションは外部データ信号をゲートアレイ５１
０制御ラインに転送する。
５Ｃ８Ｉインタ一フエース部分である５Ｃ３Ｉ、工／○
と記載されたブロック１１９が存在する。このブロック
はブロック１１３と同様であるが５Ｃ３Ｉコントローラ
４３用の機能を実行する論理回路を含む。この部分は５
Ｃ３Ｉコントローラ４３からの制御信号及び外部データ
を得てこれらをバッファし、ゲートアレイ５１内で使用
し、かつゲートアレイ５１からの内部信号及び制御信号
を得てこれらをバッファし、ＳＣＳエコントローラ４３
で使用するために５Ｃ３Ｉコントローラ４３にこれらを
転送する。
と記載されたブロック１１９が存在する。このブロック
はブロック１１３と同様であるが５Ｃ３Ｉコントローラ
４３用の機能を実行する論理回路を含む。この部分は５
Ｃ３Ｉコントローラ４３からの制御信号及び外部データ
を得てこれらをバッファし、ゲートアレイ５１内で使用
し、かつゲートアレイ５１からの内部信号及び制御信号
を得てこれらをバッファし、ＳＣＳエコントローラ４３
で使用するために５Ｃ３Ｉコントローラ４３にこれらを
転送する。
ウィンチェスタ（Ｗ工ＮＣＨＥＳＴＥＲ）コントローラ
４５にゲートアレイ５１をインタフェースする部分であ
るＷ工ＮＩ Ｉｌｏと記載されたフロック１２１が存在
する。このブロックはブロック１１３と同様であるがウ
ィンチェスタ４５用の機能を実行する論理回路を含む。
４５にゲートアレイ５１をインタフェースする部分であ
るＷ工ＮＩ Ｉｌｏと記載されたフロック１２１が存在
する。このブロックはブロック１１３と同様であるがウ
ィンチェスタ４５用の機能を実行する論理回路を含む。
この部分はウィンチェスタコントローラ４５かもの外部
データ及び制御データを得てこれらをバッファし、ゲー
トアレイ５１内で使用し、かつゲートアレイ５１からの
内部信号及び制御信号を得てこれらをバッファし、ウィ
ンチェスタ４５へこれらを転送する。
データ及び制御データを得てこれらをバッファし、ゲー
トアレイ５１内で使用し、かつゲートアレイ５１からの
内部信号及び制御信号を得てこれらをバッファし、ウィ
ンチェスタ４５へこれらを転送する。
ゲートアレイ５１とフロッピィコントローラ４１とをイ
ンタフェースするためのインタフェース部分であるＦＬ
ＯＰ Ｉｌｏと記載されたブロック１２３カー存在する
。このブロックはブロック１１３と同様であるがフロッ
ピィコントローラ４１用の機能を実行する論理回路を含
む。この部分はフロッピィコントローラ４１から制御信
号及び外部データを得てこれをバッファし、内部ゲート
アレイ５１で使用し、かつこれらをフロッピィコントロ
ーラ４１に転送する。
ンタフェースするためのインタフェース部分であるＦＬ
ＯＰ Ｉｌｏと記載されたブロック１２３カー存在する
。このブロックはブロック１１３と同様であるがフロッ
ピィコントローラ４１用の機能を実行する論理回路を含
む。この部分はフロッピィコントローラ４１から制御信
号及び外部データを得てこれをバッファし、内部ゲート
アレイ５１で使用し、かつこれらをフロッピィコントロ
ーラ４１に転送する。
ゲートアレイ５１と局部メモリバス３７とをインタフェ
ースする部分であるＬＯＣＡＬ Ｉｌｏと記載された
ブロック１２５が存在する。このブロックはブロック１
１３と同様であるが局部メモリバス３７用の機能を実行
する論理回路を含む。この部分は局部メモリバス３７か
らの制御信号及び外部データを得て、これらをバッファ
し、ゲートアレイ５１内で使用し、かつゲートアレイ５
１からの制御信号及び内部データを得て、これらバッフ
ァし、かつ局部メモリバス３７へこれらを転送する０ ゲートアレイ５１とバッファＲＡＭ４７をインタフェー
スするＢＵＦＲＡＭ と記載されたブロック１２７が存
在する。このブロックにはブロック１１３と同様である
がバッファＲＡＭ４７用の機能乞実行する論理回路が含
まれている。この部分はゲートアレイ５１からの制御信
号及び内部データを得て、これらをバッファし、かつこ
れらをノぐツファＲＡＭ４７へ転送する。ブロック１２
７はブロック１１３及び１１９乃至１２５と信号の全て
が出力信号である点で異なる。ブロック１２７への入力
信号は存在しない。
ースする部分であるＬＯＣＡＬ Ｉｌｏと記載された
ブロック１２５が存在する。このブロックはブロック１
１３と同様であるが局部メモリバス３７用の機能を実行
する論理回路を含む。この部分は局部メモリバス３７か
らの制御信号及び外部データを得て、これらをバッファ
し、ゲートアレイ５１内で使用し、かつゲートアレイ５
１からの制御信号及び内部データを得て、これらバッフ
ァし、かつ局部メモリバス３７へこれらを転送する０ ゲートアレイ５１とバッファＲＡＭ４７をインタフェー
スするＢＵＦＲＡＭ と記載されたブロック１２７が存
在する。このブロックにはブロック１１３と同様である
がバッファＲＡＭ４７用の機能乞実行する論理回路が含
まれている。この部分はゲートアレイ５１からの制御信
号及び内部データを得て、これらをバッファし、かつこ
れらをノぐツファＲＡＭ４７へ転送する。ブロック１２
７はブロック１１３及び１１９乃至１２５と信号の全て
が出力信号である点で異なる。ブロック１２７への入力
信号は存在しない。
ブロック１１３及び１１９乃至１２７はケートアレイ５
１とインタフェースしている入力及び出力の全部を供給
する。示されるようなゲートアレイ５１の他のブロック
の全てはただゲートアレイ５１内でまたは部分１１３及
び１１９乃至１２７の１つを介してのみ通信する内部部
分を示している。信号はマイクロプロセッサ４９からゲ
ートアレイ５１を介して以下の方法によってバッファＲ
ＡＭ４２に流れる。アドレス及び制御信号およびマイク
ロプロセッサ４９かもの制御信号は、これらが８０１８
６人カバス１１５上へ送られるインタフェース部分１１
３を介してゲートアレイ５１に入る。バス５１はマイク
ロプロセッサ４９かアドレスサデータを割当てしてその
信号をゲートアレイ５１に駆動しているときはいつでも
通電される。
１とインタフェースしている入力及び出力の全部を供給
する。示されるようなゲートアレイ５１の他のブロック
の全てはただゲートアレイ５１内でまたは部分１１３及
び１１９乃至１２７の１つを介してのみ通信する内部部
分を示している。信号はマイクロプロセッサ４９からゲ
ートアレイ５１を介して以下の方法によってバッファＲ
ＡＭ４２に流れる。アドレス及び制御信号およびマイク
ロプロセッサ４９かもの制御信号は、これらが８０１８
６人カバス１１５上へ送られるインタフェース部分１１
３を介してゲートアレイ５１に入る。バス５１はマイク
ロプロセッサ４９かアドレスサデータを割当てしてその
信号をゲートアレイ５１に駆動しているときはいつでも
通電される。
バス１１５は１６ビツトのアビレスおよびデータを含み
かつまた制御ラインを含み、かつノ（ス１１５はゲート
アレイ５１用の主プログラミングバスである。
かつまた制御ラインを含み、かつノ（ス１１５はゲート
アレイ５１用の主プログラミングバスである。
バス１１５は１３５−ＡＤＤＲと記載されたブロック１
２９、ＰＧ−ＡＤＤＲと記載されたブロック１３１、Ｗ
Ｄ−ＡＤＤＲと記載されたブロック１３３．５Ｄ−ＢＡ
ＤＤＲと記載されたブロック１３５及びＦ’Ｄ−ＢＡＤ
ＤＲと記載されたブロック１３７と通信する０バス１１
５はまた５ＣＳＩ−ＷＣＴと記載されたブロック１３９
、ＷＩＮニーＷＣＴと記載されたブロック１４１、ＦＬ
ＯＰ−ＷＣＴと記載されたブロック１４３．５Ｄ−ＬＡ
ＤＤＲと記載されたブロック１４５、ＷＤ−ＬＡＤＤＲ
と記載されたブロック１４７、ＦＤ−ＬＡＤＤＲと記載
されたブロック１４９と通信する。最後に、バス１１５
はそれぞれ５Ｃ３Ｉ−ＩＯ１Ｗ工ＮＩ−工○及びＦ’Ｌ
ＯＰ−ＩＯと記載された上述のボックス１１９．１２１
及び１２３と通信する。
２９、ＰＧ−ＡＤＤＲと記載されたブロック１３１、Ｗ
Ｄ−ＡＤＤＲと記載されたブロック１３３．５Ｄ−ＢＡ
ＤＤＲと記載されたブロック１３５及びＦ’Ｄ−ＢＡＤ
ＤＲと記載されたブロック１３７と通信する０バス１１
５はまた５ＣＳＩ−ＷＣＴと記載されたブロック１３９
、ＷＩＮニーＷＣＴと記載されたブロック１４１、ＦＬ
ＯＰ−ＷＣＴと記載されたブロック１４３．５Ｄ−ＬＡ
ＤＤＲと記載されたブロック１４５、ＷＤ−ＬＡＤＤＲ
と記載されたブロック１４７、ＦＤ−ＬＡＤＤＲと記載
されたブロック１４９と通信する。最後に、バス１１５
はそれぞれ５Ｃ３Ｉ−ＩＯ１Ｗ工ＮＩ−工○及びＦ’Ｌ
ＯＰ−ＩＯと記載された上述のボックス１１９．１２１
及び１２３と通信する。
１８５− ＡＤＤＲアドレス部分１２９はカレント（ｃ
ｕｒｒｅｎｔ ）マイクロプロセッサアドレスをストア
する回路を含む。ＰＧ−ＡＤＤＲ部分１３１は３ ｏ−
ジアドレスレジスタである。それは特有バッファＲＡＭ
アドレッシングのためにゲートアレイ１５１によって後
で使用されるべきマイクロプロセッサ４９によって書れ
たデータを保持する。他のストレージブロックである。
ｕｒｒｅｎｔ ）マイクロプロセッサアドレスをストア
する回路を含む。ＰＧ−ＡＤＤＲ部分１３１は３ ｏ−
ジアドレスレジスタである。それは特有バッファＲＡＭ
アドレッシングのためにゲートアレイ１５１によって後
で使用されるべきマイクロプロセッサ４９によって書れ
たデータを保持する。他のストレージブロックである。
ＷＤ−ＢＡＤＤＲ部分１３３はＷ工Ｎエコントローラ４
５に接続されたウィンチェスタデバイス用のバッファア
ビレスカウンタである。それはマイクロプロセッサがロ
ードしなければならないロー１可能カウンタでありかつ
後の使用のためにそのアビレスはストアされる。アドレ
スが使用される毎に、それは再度使用されるように１だ
け連続的に増加される。
５に接続されたウィンチェスタデバイス用のバッファア
ビレスカウンタである。それはマイクロプロセッサがロ
ードしなければならないロー１可能カウンタでありかつ
後の使用のためにそのアビレスはストアされる。アドレ
スが使用される毎に、それは再度使用されるように１だ
け連続的に増加される。
５Ｄ−ＢＡＤＤＲ部分１３５は５Ｃ８Ｉコントローラ４
３に接続された５Ｃ８Ｉデバイス用のバッファアビレス
カウンタである。それはマイクロプロセッサがロードし
なければならず、後の使用のためにそのアドレスをスト
アするロー１可能カウンタである。アドレスが使用され
る毎に、それは再び使用されるために１つだけ続けて増
加される。
３に接続された５Ｃ８Ｉデバイス用のバッファアビレス
カウンタである。それはマイクロプロセッサがロードし
なければならず、後の使用のためにそのアドレスをスト
アするロー１可能カウンタである。アドレスが使用され
る毎に、それは再び使用されるために１つだけ続けて増
加される。
ＦＤ−ＢＡＤＤＲ部分１３７はフロッピィカウンタ４１
に接続されたフロッピィディバイス用のバッファアドレ
スカウンタである。それはマイクロプロセッサ４９がロ
ードシなければならずかつ後の使用のためにそのアドレ
スをストアするロートゞ可能カウンタである。アドレス
が使用される毎に、それは再び使用されるために１つだ
け連続的に増加される。
に接続されたフロッピィディバイス用のバッファアドレ
スカウンタである。それはマイクロプロセッサ４９がロ
ードシなければならずかつ後の使用のためにそのアドレ
スをストアするロートゞ可能カウンタである。アドレス
が使用される毎に、それは再び使用されるために１つだ
け連続的に増加される。
５Ｃ８Ｉ−ＷＣＴ部分１３９は５Ｃ８Ｉデイバイス用の
ワードカウ／りである。それは５Ｃ３Ｉデイバイスから
局部メモリバス３７へ転送されたワードの数をカウント
するのに使用されるプリロード可能レジスタ（ｐｒｅｌ
ｏａｄａｂｌｅ ｒｅｇｉｓｔｅｒｓ） （すなわちカ
ウンタ）である。それは入力バス１１５を介してマイク
ロプロセッサによってロード可能である。
ワードカウ／りである。それは５Ｃ３Ｉデイバイスから
局部メモリバス３７へ転送されたワードの数をカウント
するのに使用されるプリロード可能レジスタ（ｐｒｅｌ
ｏａｄａｂｌｅ ｒｅｇｉｓｔｅｒｓ） （すなわちカ
ウンタ）である。それは入力バス１１５を介してマイク
ロプロセッサによってロード可能である。
ＷＩＮＩ−ＷＣＴ部分１４１はＷＩＮエディバイス用の
ワービカウ／りである。それはＷ工ＮＩディバイスから
局部メモリバス３７へ転送されたワードの数をカウント
するために使用されたプリロード可能レジスタ（すなわ
ちカウンタ）である。それは入力バス１１５を介してマ
イクロプロセッサによってロード可能である。
ワービカウ／りである。それはＷ工ＮＩディバイスから
局部メモリバス３７へ転送されたワードの数をカウント
するために使用されたプリロード可能レジスタ（すなわ
ちカウンタ）である。それは入力バス１１５を介してマ
イクロプロセッサによってロード可能である。
ＰＬＯＰ−ＷＣＴ部分１４３はフロッピィディバイス用
のワードカウンタである。それはフロッピィディバイス
から局部メモリバス３７へ転送されたワード数をカウン
トするために使用されたプリロード可能レジスタ（すな
わち、カウンタ）である。
のワードカウンタである。それはフロッピィディバイス
から局部メモリバス３７へ転送されたワード数をカウン
トするために使用されたプリロード可能レジスタ（すな
わち、カウンタ）である。
それは入力バス１１５を介してマイクロプロセッサによ
ってロード可能である。
ってロード可能である。
５Ｄ−ＬＡＤＤＲ部分１４５は５Ｃ３Ｉデイバイス局部
パスアビレスカウンタである。この部分は５Ｃ８Ｉコン
トローラ４３がデータを局部メモリバ３７へ又はから転
送しつつあるとき局部バス上で使用されるアドレスを含
む。この部分は転送形式に依り１又は２だけ増加される
レジスタを含んでいる。
パスアビレスカウンタである。この部分は５Ｃ８Ｉコン
トローラ４３がデータを局部メモリバ３７へ又はから転
送しつつあるとき局部バス上で使用されるアドレスを含
む。この部分は転送形式に依り１又は２だけ増加される
レジスタを含んでいる。
ＷＤ−ＬＡＤＤＲ部分１４７はウィンチェスタディバイ
ス局部バスアドレスカウンタである。その部分はウィン
チェスタ（Ｗ工ＮＣＨＥＳＴＥＲ）コントローラ４３が
データを局部メモリバス３７へ又はから転送していると
き局部バス上で使用されるアドレスを含む。この部分は
転送形式に依り１又は２だけ増加されるレジスタを備え
る。
ス局部バスアドレスカウンタである。その部分はウィン
チェスタ（Ｗ工ＮＣＨＥＳＴＥＲ）コントローラ４３が
データを局部メモリバス３７へ又はから転送していると
き局部バス上で使用されるアドレスを含む。この部分は
転送形式に依り１又は２だけ増加されるレジスタを備え
る。
ＦＤ−ＬＡＤＤＲ部分１４９はフロッピィディバイス局
部バスアビレスカウンタである。この部分はフロッピィ
コントローラ４３がデータを局部メモリバス３７から又
はへ転送している時に、局部バス上で使用されろアドレ
スを含む。この部分は転送形式に依り１又は２だけ増加
されるレジスタを備える。
部バスアビレスカウンタである。この部分はフロッピィ
コントローラ４３がデータを局部メモリバス３７から又
はへ転送している時に、局部バス上で使用されろアドレ
スを含む。この部分は転送形式に依り１又は２だけ増加
されるレジスタを備える。
バス１１７は、上述したように、８０１８６出力データ
バスである。このバスは５Ｃ８Ｉ−工０部分１１９、Ｗ
ＩＮＩ−ＩＯ部分１２１、Ｆ’ＬＯＰ−工０部分１２３
及び１８６−３ＴＡＴと記載されたブロック１５１に接
続されている。
バスである。このバスは５Ｃ８Ｉ−工０部分１１９、Ｗ
ＩＮＩ−ＩＯ部分１２１、Ｆ’ＬＯＰ−工０部分１２３
及び１８６−３ＴＡＴと記載されたブロック１５１に接
続されている。
１８６−８ＴＡＴ部分１５１は８０１８６マイクロプロ
セツサ４９用のスティタスレジスタである。それはゲー
トアレイ５１の内部機能のステータス（ｌｌｌｔａｔｕ
日）を含む。８０１８６マイクロプロセツサ４９がゲー
トアレイステータスを読出すために命令を実行した時に
、ステータスが８０１８６出力データバス１１７上に言
明されかつマイクロプロセッサ４９に対する使用のため
にマイクロプロセツサ４９へステータスが駆動される８
０１８６−ＩＯインタフェース部分へ駆動される。同様
に、マイク。プ。セッサ４９が５Ｃ３Ｉコントローラ４
３の如きコントローラの１つを読出したい時には、デー
タは５Ｃ３Ｉ−ＩＯによって８０１８６出力データバス
１１７上の部分１１９へ駆動され、かつ次に８０１８６
−ＩＯ部分１１３′？：通ってマイクロプロセッサ４９
へ駆動される。データは５Ｃ８Ｉ−ＩＯ部分１１９で用
いたと同様の方法でＷＩＮＩ−ＩＯ部分１２１及びＦ′
ＬＯＰ−１０部分１２３から出力される。
セツサ４９用のスティタスレジスタである。それはゲー
トアレイ５１の内部機能のステータス（ｌｌｌｔａｔｕ
日）を含む。８０１８６マイクロプロセツサ４９がゲー
トアレイステータスを読出すために命令を実行した時に
、ステータスが８０１８６出力データバス１１７上に言
明されかつマイクロプロセッサ４９に対する使用のため
にマイクロプロセツサ４９へステータスが駆動される８
０１８６−ＩＯインタフェース部分へ駆動される。同様
に、マイク。プ。セッサ４９が５Ｃ３Ｉコントローラ４
３の如きコントローラの１つを読出したい時には、デー
タは５Ｃ３Ｉ−ＩＯによって８０１８６出力データバス
１１７上の部分１１９へ駆動され、かつ次に８０１８６
−ＩＯ部分１１３′？：通ってマイクロプロセッサ４９
へ駆動される。データは５Ｃ８Ｉ−ＩＯ部分１１９で用
いたと同様の方法でＷＩＮＩ−ＩＯ部分１２１及びＦ′
ＬＯＰ−１０部分１２３から出力される。
１３５−ＣＴＬ と記載された１８６コントロールブロ
ツク１５３が存在する。このブロックはゲートアレイ５
１内の全てのブロックとの結線を有する。簡単化及び明
確化のために、ブロック１５３からゲートアレイ５１内
の他のブロックへのラインは省略されている。ブロック
１５３は本質的には検出器である。それは８０１８６マ
イクロプロセツサ４９かもの制御信号及びすべてのアド
レスを獲得し、８０１８６マイクロプロセツサ４９が何
ヲ試みて℃・るか（すなわち、内部レジスタ、外部バッ
ファＲＡＭ又は外部ディバイスレジスタのいずれかへの
読出し又は書込み）を決定し、かつ制御信号をゲートア
レイ５１、バッファＲＡＭ４７ 又は外部ディバイスレ
ジスタ内のブロック（すなわち部分）へ明言する論理回
路を含む。
ツク１５３が存在する。このブロックはゲートアレイ５
１内の全てのブロックとの結線を有する。簡単化及び明
確化のために、ブロック１５３からゲートアレイ５１内
の他のブロックへのラインは省略されている。ブロック
１５３は本質的には検出器である。それは８０１８６マ
イクロプロセツサ４９かもの制御信号及びすべてのアド
レスを獲得し、８０１８６マイクロプロセツサ４９が何
ヲ試みて℃・るか（すなわち、内部レジスタ、外部バッ
ファＲＡＭ又は外部ディバイスレジスタのいずれかへの
読出し又は書込み）を決定し、かつ制御信号をゲートア
レイ５１、バッファＲＡＭ４７ 又は外部ディバイスレ
ジスタ内のブロック（すなわち部分）へ明言する論理回
路を含む。
ＡＤＤＲ−８ＥＣと記載されかつアビレス検出器である
ブロック１５５が存在する。ブロック１５５は１８６−
ＡＤＤＲブロック１２９に接続されている。
ブロック１５５が存在する。ブロック１５５は１８６−
ＡＤＤＲブロック１２９に接続されている。
アドレス検出器１５５及び１８６−ＣＴＬブロック１５
３はいっしょに全ての制御信号及びアクセスされるべき
ゲートアレイ５１の全ての内部機能に必要とされる符号
化されたアドレスを供給する。
３はいっしょに全ての制御信号及びアクセスされるべき
ゲートアレイ５１の全ての内部機能に必要とされる符号
化されたアドレスを供給する。
ＬＢＵＳ−ＣＴＬと記載されたブロック１５７があり、
これは局部バス（主メモリデータ及びアドレスバス）制
御ブロックである。ブロック１５７はＬＯＣＡＬ−工０
部分１２５かもの入力信号のいくつかを受取り、他のブ
ロック（ゲートアレイ５１内の部分）が何をすべきかを
決定するために入力信号からのタイミング制御信号およ
び入力信号な復号化する。ブロック１５７はブロック１
２５によってバッファされた外部信号によって刺激され
るステートマシン（ｓｔａｔｅ ｍａｃｈｉｎθ）であ
る。局部バス制御ブロック１５７によって与えられる多
くの機能が存在する。これらの機能には、局部バスプロ
トコル（ｐｒｏｔｏｃｏｌ ）の全部を与えろと、局部
バスアドレスカウンタ及びワービカウンタを増加させる
に必要な全てのパルスを与えること及び各々のブロック
によって与えられたサービスが必要とされること告げら
れているゲートアレイ５１内の他のブロックに信号を明
言することを含む。部分１５７はゲートアレイ５１内の
他の全てのブロックと接続されている。しかし、簡単化
と明確化のために結線は図示されない。
これは局部バス（主メモリデータ及びアドレスバス）制
御ブロックである。ブロック１５７はＬＯＣＡＬ−工０
部分１２５かもの入力信号のいくつかを受取り、他のブ
ロック（ゲートアレイ５１内の部分）が何をすべきかを
決定するために入力信号からのタイミング制御信号およ
び入力信号な復号化する。ブロック１５７はブロック１
２５によってバッファされた外部信号によって刺激され
るステートマシン（ｓｔａｔｅ ｍａｃｈｉｎθ）であ
る。局部バス制御ブロック１５７によって与えられる多
くの機能が存在する。これらの機能には、局部バスプロ
トコル（ｐｒｏｔｏｃｏｌ ）の全部を与えろと、局部
バスアドレスカウンタ及びワービカウンタを増加させる
に必要な全てのパルスを与えること及び各々のブロック
によって与えられたサービスが必要とされること告げら
れているゲートアレイ５１内の他のブロックに信号を明
言することを含む。部分１５７はゲートアレイ５１内の
他の全てのブロックと接続されている。しかし、簡単化
と明確化のために結線は図示されない。
ＢＲＡＭ−ＡＲＢと記載されたバッファＲＡＭアービタ
（ａｒｂｉｔｅｒ）部分であるブロック１５９が存在す
る。バッファＲＡＭアービタ部分は任意の時間に多くの
ディバイスのどの１つがバッファＲＡＭ４７をアクセス
するかを決定する。それは３つの工０ディバイスのどの
１つがバッファＲＡＭ４７をアクセス可能かを決定する
。また、それはマイクロプロセッサ４９をアービトレー
ト（ａｒｂｉｔｒａｔｅｓ）しかつバッファＲＡＭ４７
をアクセスすることを許容し、また局部バス３７をアー
ビトレートしかつバッファＲＡＭ４７’にアクセスする
ことを許容する。
（ａｒｂｉｔｅｒ）部分であるブロック１５９が存在す
る。バッファＲＡＭアービタ部分は任意の時間に多くの
ディバイスのどの１つがバッファＲＡＭ４７をアクセス
するかを決定する。それは３つの工０ディバイスのどの
１つがバッファＲＡＭ４７をアクセス可能かを決定する
。また、それはマイクロプロセッサ４９をアービトレー
ト（ａｒｂｉｔｒａｔｅｓ）しかつバッファＲＡＭ４７
をアクセスすることを許容し、また局部バス３７をアー
ビトレートしかつバッファＲＡＭ４７’にアクセスする
ことを許容する。
このブロックは局部バス制御ブロック１５７．１８６制
御ブロツク１５３、ＳｃＳニーＣＴＬと記載された５Ｃ
３Ｉコントローラ制御ブロツクであるブロック１６１、
Ｗ工ＮニーＣＴＬと記載されたＷ工ＮＣＨＴＥＳＴＥＲ
コントローラ制御ブロックであるブロック１６３、Ｆ’
ＬＯＰ−ＣＴＬと記載されたフロツｅイコントローラ制
御ブロックであるブロック１６５から信号を受取る。バ
ッファＲＡＭアービタブロック１５９はバッファＲＡＭ
要求乞している入力信号を受取り、どれか最も高い優先
度を有するブロックの１つであるかを決定し、かつブロ
ックかその機能を実行することを継続できるように最も
高い優先度を有するブロックであることを告げている信
号を言明する。
御ブロツク１５３、ＳｃＳニーＣＴＬと記載された５Ｃ
３Ｉコントローラ制御ブロツクであるブロック１６１、
Ｗ工ＮニーＣＴＬと記載されたＷ工ＮＣＨＴＥＳＴＥＲ
コントローラ制御ブロックであるブロック１６３、Ｆ’
ＬＯＰ−ＣＴＬと記載されたフロツｅイコントローラ制
御ブロックであるブロック１６５から信号を受取る。バ
ッファＲＡＭアービタブロック１５９はバッファＲＡＭ
要求乞している入力信号を受取り、どれか最も高い優先
度を有するブロックの１つであるかを決定し、かつブロ
ックかその機能を実行することを継続できるように最も
高い優先度を有するブロックであることを告げている信
号を言明する。
５Ｃ３Ｉ−ＣＴＬブロック１６１は５Ｃ８Ｉコントロ−
ラ４３用のシーケンシング（ｓｅｑｕｅｎｃｉｎｇ）を
与える論理回路部分である。それは５Ｃ３Ｉ−ＩＯブロ
ック１１９からの信号乞受取り、５Ｃ８Ｉコントローラ
４３がいつダイレクト・メモリ・アクセス（ＤＭＡ）
？：要求しているかを決定し、かつ５Ｃ３Ｉコントロー
ラ４３に適切にシーケンスを作成させるために適切な制
御信号バックを５Ｃ８Ｉコントローラ４３に言明する。
ラ４３用のシーケンシング（ｓｅｑｕｅｎｃｉｎｇ）を
与える論理回路部分である。それは５Ｃ３Ｉ−ＩＯブロ
ック１１９からの信号乞受取り、５Ｃ８Ｉコントローラ
４３がいつダイレクト・メモリ・アクセス（ＤＭＡ）
？：要求しているかを決定し、かつ５Ｃ３Ｉコントロー
ラ４３に適切にシーケンスを作成させるために適切な制
御信号バックを５Ｃ８Ｉコントローラ４３に言明する。
ＷＩＮＩ−ＣＴＬブロック１６３はＷ工ＮＣＨＥＳＴＥ
Ｒコントローラ４５用のシーケンシング（ｓｅｑｕｅｎ
ｃｉｎｇ）を与えろ論理部分である。
Ｒコントローラ４５用のシーケンシング（ｓｅｑｕｅｎ
ｃｉｎｇ）を与えろ論理部分である。
それはＷＩＮＩ−工０ブロック１２１からの信号を受取
り、ＷＩＮＣＨＥＳＴＥＲコントローラ４５がいつダイ
レクト・メモリ・アクセス（ＤＭＡ）ｇ要求して〜・る
かを決定し、かつ適切にＷ工ＮＩコントローラ４５にシ
ーケンスを作成させるために適切な制御信号バック−？
：Ｗ工ＮＣＨＥＳＴＥＲ、コントローラ４５に言明する
。
り、ＷＩＮＣＨＥＳＴＥＲコントローラ４５がいつダイ
レクト・メモリ・アクセス（ＤＭＡ）ｇ要求して〜・る
かを決定し、かつ適切にＷ工ＮＩコントローラ４５にシ
ーケンスを作成させるために適切な制御信号バック−？
：Ｗ工ＮＣＨＥＳＴＥＲ、コントローラ４５に言明する
。
Ｆ’ＬＯＰ−ＣＴＬブロック１６５はフロッピィコント
ローラ４１用のシーケンシングを与える論理部分である
。それはＦＬＯＰ−工０ブロック１２３からの信号を受
取り、Ｆ’ＬＯＰＰＹコント。−ラ４、力、いつダイレ
クト・メモリ・アクセス（ＤＭＡ）を要求しているか乞
決定し、かつ適切にＦＬＯＰＰＹ コントローラ４１に
シーケンスな作成させるために、適切な制御信号バック
７ａｌ′Ｆ’ＬＯＰＰＹ コントローラ４１に言明する
。
ローラ４１用のシーケンシングを与える論理部分である
。それはＦＬＯＰ−工０ブロック１２３からの信号を受
取り、Ｆ’ＬＯＰＰＹコント。−ラ４、力、いつダイレ
クト・メモリ・アクセス（ＤＭＡ）を要求しているか乞
決定し、かつ適切にＦＬＯＰＰＹ コントローラ４１に
シーケンスな作成させるために、適切な制御信号バック
７ａｌ′Ｆ’ＬＯＰＰＹ コントローラ４１に言明する
。
第４図乃至第３８図に、第３図に示されたゲートアレイ
５１内の多種ズロツクの詳細なブロック図が示されてい
る。多種の望ましい論理機能を実行するために、ゲート
アレイ５１はグループ化されて配置された複数のゲート
ヲ備えることが理解される。ゲートアレイ５１はカリフ
ォルニアのサンタクジラの富士通株式会社の製品である
。ゲートアレイ５１及びゲートアレイ５１内のゲートの
配置に関する詳細は１９８４年に初版され、１９８５年
７月１９日に再版された「Ｆｕｊｉｔｓｕ Ｍｉｃｒｏ
ｅｌｓ−ｃｔｒｏｎｉｃｓ ＶＨ５ｅｒｉｅｓ Ｃ０Ｍ
Ｏ８Ｇａｔｅ ＡｒｒａｙＤｅｓｉｇｎ Ｍａｎｕａｌ
Ｊを参照することによってもつと明白に理解できるで
あろう。
５１内の多種ズロツクの詳細なブロック図が示されてい
る。多種の望ましい論理機能を実行するために、ゲート
アレイ５１はグループ化されて配置された複数のゲート
ヲ備えることが理解される。ゲートアレイ５１はカリフ
ォルニアのサンタクジラの富士通株式会社の製品である
。ゲートアレイ５１及びゲートアレイ５１内のゲートの
配置に関する詳細は１９８４年に初版され、１９８５年
７月１９日に再版された「Ｆｕｊｉｔｓｕ Ｍｉｃｒｏ
ｅｌｓ−ｃｔｒｏｎｉｃｓ ＶＨ５ｅｒｉｅｓ Ｃ０Ｍ
Ｏ８Ｇａｔｅ ＡｒｒａｙＤｅｓｉｇｎ Ｍａｎｕａｌ
Ｊを参照することによってもつと明白に理解できるで
あろう。
図面において、論理機能を実行するゲートの組合せが簡
単化されて四角で囲まれたボックスは他の論理記号の如
く示されている。各ボックス又は論理記号はボックス又
は論理記号によって表わされたユニットセルを表示する
３文字のネームを有する。ボックス又は論理記号内のゲ
ートの配置によって実行される論理機能は上述のＦ’ｕ
ｊｉｔｓｕｍａｍｎｕａｌに記載されている。例えば、
（Ｆｕ、１ｔｔｓｕ）ネーム「Ｃ１□」 を有するボッ
クスはフリップフロップカウンタとして機能させるため
にＦ’ｕｊｉｔｓｕ設計マニアル（セクション３）に記
載されたようなユニットセルに従って配置された１１個
のケートの組合せで作成されるユニットセルである。多
くの図面の簡単な説明において簡単化を図るために、示
されているアイテム（１００ｍｓ）は多くの例で特定の
論理機能を発生するためにゲートの組合せでなく彼等の
論理機の言葉（すなわち、フリップフロップ、カウンタ
、ラッチ等）の形式で述べられる。アイテムが「カウン
タ」のように述べられたときは、ゲートアレイ上にカラ
／りとして区別されたアイテムは存在しないが、しかし
ゲートアレイ内にカウンタとして集合的に機能するゲー
トグループが存在すると理解すべきである。
単化されて四角で囲まれたボックスは他の論理記号の如
く示されている。各ボックス又は論理記号はボックス又
は論理記号によって表わされたユニットセルを表示する
３文字のネームを有する。ボックス又は論理記号内のゲ
ートの配置によって実行される論理機能は上述のＦ’ｕ
ｊｉｔｓｕｍａｍｎｕａｌに記載されている。例えば、
（Ｆｕ、１ｔｔｓｕ）ネーム「Ｃ１□」 を有するボッ
クスはフリップフロップカウンタとして機能させるため
にＦ’ｕｊｉｔｓｕ設計マニアル（セクション３）に記
載されたようなユニットセルに従って配置された１１個
のケートの組合せで作成されるユニットセルである。多
くの図面の簡単な説明において簡単化を図るために、示
されているアイテム（１００ｍｓ）は多くの例で特定の
論理機能を発生するためにゲートの組合せでなく彼等の
論理機の言葉（すなわち、フリップフロップ、カウンタ
、ラッチ等）の形式で述べられる。アイテムが「カウン
タ」のように述べられたときは、ゲートアレイ上にカラ
／りとして区別されたアイテムは存在しないが、しかし
ゲートアレイ内にカウンタとして集合的に機能するゲー
トグループが存在すると理解すべきである。
以下の図面の全てにおいて、ダイヤモンド形状の記号は
コネクタを示す。両端ともとがったダイヤモンド形状（
すなわち、第１４図のピンＡＤｌｌ）は両方向ピン（信
号を両方向に流すピン）を示し、一端が平らなピン（す
なわち、第１４図のピンＡＤＱ７）は一方向ピン（信号
を一方向のみに流すピン）を示す。太いラインで表わさ
れたコネクタ（すなわち、第１４図のコネクタＡＤＱ７
）はゲートアレイ５１の外部部分と接続されたコネクタ
であり、一方細いラインで表わされたコネクタ（すなわ
ち、第１４図のコネクタＡＤ１０７）はゲートアレイ５
１内の部分と接続されたコネクタである。
コネクタを示す。両端ともとがったダイヤモンド形状（
すなわち、第１４図のピンＡＤｌｌ）は両方向ピン（信
号を両方向に流すピン）を示し、一端が平らなピン（す
なわち、第１４図のピンＡＤＱ７）は一方向ピン（信号
を一方向のみに流すピン）を示す。太いラインで表わさ
れたコネクタ（すなわち、第１４図のコネクタＡＤＱ７
）はゲートアレイ５１の外部部分と接続されたコネクタ
であり、一方細いラインで表わされたコネクタ（すなわ
ち、第１４図のコネクタＡＤ１０７）はゲートアレイ５
１内の部分と接続されたコネクタである。
第４図を参照して、第４図はＳＯＳエワードカウンタ部
分１３９及び５Ｃ３Ｉディバイス局部アドレスカウンタ
部分１４５のブロック図である。局部アドレスカウンタ
部分１４５は４つのユニットセル１４５−１ 、１４５
−２．１４５−３及び１４５−４を含む。
分１３９及び５Ｃ３Ｉディバイス局部アドレスカウンタ
部分１４５のブロック図である。局部アドレスカウンタ
部分１４５は４つのユニットセル１４５−１ 、１４５
−２．１４５−３及び１４５−４を含む。
ユニットセル１４．５−１は１１のベーシックセルすな
わち信号ビットカラ／りとして機能するように配置され
たゲート群から形成されている。そのユニットセルはＦ
ｕｊｉｔｓｕのユニットセルネールＣ１□によって確認
される。ユニットセル１４５−２゜１４５−３及び１４
５−４は各ユニットセルがＦ’ｕｊｔｔｓｕのユニット
セルネームＣ４３”有し、かつ非同期クリアを有する４
ビット同期２進カウンタを構成するために配置された４
８のＲ−シックセルによって構成される。カウンタ１４
５−１乃至１４５−４（すなわち、カウンタを示すユニ
ットセル群）は８０１８６入力バス１１５からの入力を
受信する。
わち信号ビットカラ／りとして機能するように配置され
たゲート群から形成されている。そのユニットセルはＦ
ｕｊｉｔｓｕのユニットセルネールＣ１□によって確認
される。ユニットセル１４５−２゜１４５−３及び１４
５−４は各ユニットセルがＦ’ｕｊｔｔｓｕのユニット
セルネームＣ４３”有し、かつ非同期クリアを有する４
ビット同期２進カウンタを構成するために配置された４
８のＲ−シックセルによって構成される。カウンタ１４
５−１乃至１４５−４（すなわち、カウンタを示すユニ
ットセル群）は８０１８６入力バス１１５からの入力を
受信する。
カウンタ１４５−１乃至１５４−４からの出力はダイレ
クト・メモリ・アドレス・転送のためのアト９レスを作
成するのに使用される。転送が生じる毎に、これらのカ
ウンタは転送形式（すなわち、単語又は倍長語転送）に
依って１又は２だけ加算される。
クト・メモリ・アドレス・転送のためのアト９レスを作
成するのに使用される。転送が生じる毎に、これらのカ
ウンタは転送形式（すなわち、単語又は倍長語転送）に
依って１又は２だけ加算される。
部分１４５は１ビツトデータラツチとして機能するよう
にＦｕｊｉｔｓｕユニットセルＬＴ２内に配置されろ４
つのに一シックセルで構成されユニットセル１４５−５
を含む。ラッチ１４５−５は８０１８６入力バス１１５
からの入力を受信する。ラッチ１４５−５はこのチャン
ネル（カウンタ１４５−１乃至１４５−４によって主メ
モリ３５へ読出し又は書込みを行う）用の方向標識をス
トアする。囲まれたカウンタ１４５−１乃至１４５−４
の複数の外部ゲートと信号カウンタとして機能するため
にカラ／り１４５−１乃至１４５−４と接続する必要の
あるラッチ１４５−５が存在する。アドレスカラ／り１
４５−１乃至１４５−４からの入力及び５Ｃ３Ｉワ一ド
カウンタ部分１３９からの入力を受取りかつそれらをバ
ッファＲＡＭ４７へ書込及び読出パルスを言明するのに
使用するゲートグループ１４５−７が存在する。この論
理回路１４５−７は局部メモリバス３７に実行中の転送
形式を告げるために、４ビットアドレス乞符号化する。
にＦｕｊｉｔｓｕユニットセルＬＴ２内に配置されろ４
つのに一シックセルで構成されユニットセル１４５−５
を含む。ラッチ１４５−５は８０１８６入力バス１１５
からの入力を受信する。ラッチ１４５−５はこのチャン
ネル（カウンタ１４５−１乃至１４５−４によって主メ
モリ３５へ読出し又は書込みを行う）用の方向標識をス
トアする。囲まれたカウンタ１４５−１乃至１４５−４
の複数の外部ゲートと信号カウンタとして機能するため
にカラ／り１４５−１乃至１４５−４と接続する必要の
あるラッチ１４５−５が存在する。アドレスカラ／り１
４５−１乃至１４５−４からの入力及び５Ｃ３Ｉワ一ド
カウンタ部分１３９からの入力を受取りかつそれらをバ
ッファＲＡＭ４７へ書込及び読出パルスを言明するのに
使用するゲートグループ１４５−７が存在する。この論
理回路１４５−７は局部メモリバス３７に実行中の転送
形式を告げるために、４ビットアドレス乞符号化する。
部分１４５は４つのユニットセル１４５−８１゜１４５
−８２，１４５−８３及び１４５−８４ を含む論理部
分１４５−８ ヲ含む。これらのユニットセル１４５−
８１乃至１４５−８４の各々は２：１セレクタとして機
能するためのＦ’ｕｊｉｔｓｕユニットセルＴ２Ｄによ
って各々が配置された、２つのベーシックセルで構成さ
れている。論理部分１４５−８は診断目的のために使用
される。それはゲートアレイ５１にメモリバス３７が応
答するための種々の診断命令のためにプログラムされろ
ことを許容する、これは診断プログラムに主メモリバス
３７及び主メモリ３５′？ニゲ−ドアレイ５１を用いて
極めて簡単な方法でテストすることｔ許容する。
−８２，１４５−８３及び１４５−８４ を含む論理部
分１４５−８ ヲ含む。これらのユニットセル１４５−
８１乃至１４５−８４の各々は２：１セレクタとして機
能するためのＦ’ｕｊｉｔｓｕユニットセルＴ２Ｄによ
って各々が配置された、２つのベーシックセルで構成さ
れている。論理部分１４５−８は診断目的のために使用
される。それはゲートアレイ５１にメモリバス３７が応
答するための種々の診断命令のためにプログラムされろ
ことを許容する、これは診断プログラムに主メモリバス
３７及び主メモリ３５′？ニゲ−ドアレイ５１を用いて
極めて簡単な方法でテストすることｔ許容する。
ワードカウンタ部分１３９は４つのユニットセル１３９
−１，１３９−２．１３９−３及び１３９−４ を含ん
でいる。ユニットセル１３９−２はＦｕｊｉｔｓｕユニ
ットセルＩ、Ｔ２で配置された４つのＲ−シックセルで
形成され、１ビツトデータラツチとして機能する。ユニ
ットセル１３９−２．１３９−３及び１３９−４はＦｕ
ｊｉｔｓｕユニットセルＣ４３’ａ’定義する如く４８
のベーシックセルで構成され、非同期クリアを有する４
ビット同期２進カウンタを構成する。
−１，１３９−２．１３９−３及び１３９−４ を含ん
でいる。ユニットセル１３９−２はＦｕｊｉｔｓｕユニ
ットセルＩ、Ｔ２で配置された４つのＲ−シックセルで
形成され、１ビツトデータラツチとして機能する。ユニ
ットセル１３９−２．１３９−３及び１３９−４はＦｕ
ｊｉｔｓｕユニットセルＣ４３’ａ’定義する如く４８
のベーシックセルで構成され、非同期クリアを有する４
ビット同期２進カウンタを構成する。
ラッチ１３９−１及びカウンタ１３９−２乃至１３９−
４は１３ビツトカスケービカウンタを形成し、かつラッ
チ１４５−１及びカウンタ１４５−２乃至１４５−４と
同様な方法で機能する。ユニットセル１４５−１乃至１
４５−５ は８０１８６入力バス１１５であるＡＤＺパ
スからの入力を受信する。また、５Ｃ８Ｉワ一ドカウン
タ部分１３９はある関連された論理回路を含み、その関
連した論理回路は２つのＤ形フリップフロップ１３９−
５及び１３９−６（すなわち、フリップフロップとして
機能するように配置された２つのグループ）馨含み、そ
の各々はＦｕｊｉｔｓｕのユニットセルネームＦ’ＤＯ
（フリップフロップの特殊な形式として設計された）で
ある。これらのフリップフロップ１３９−５及び１３９
−６はワードカウンタ１３９−２乃至１３９−４からの
入力を受信し、かつ１８６ステータスレジスタバツフア
１５１内のスタータスレジスタに役立つ出力を供給する
。これらの出力はいつ転送が完成されたかすなわちいつ
２０８４ワードバンダリイが局部メモリバス３７上に到
着したかを表示する。フリップフロップ１３９−５及び
１３９−６の入力側に１３９−７と記載されたゲートグ
ループが存在し、これは彼等が使用可能になるようにフ
リツプフロツプへの入力を条件付ける。
４は１３ビツトカスケービカウンタを形成し、かつラッ
チ１４５−１及びカウンタ１４５−２乃至１４５−４と
同様な方法で機能する。ユニットセル１４５−１乃至１
４５−５ は８０１８６入力バス１１５であるＡＤＺパ
スからの入力を受信する。また、５Ｃ８Ｉワ一ドカウン
タ部分１３９はある関連された論理回路を含み、その関
連した論理回路は２つのＤ形フリップフロップ１３９−
５及び１３９−６（すなわち、フリップフロップとして
機能するように配置された２つのグループ）馨含み、そ
の各々はＦｕｊｉｔｓｕのユニットセルネームＦ’ＤＯ
（フリップフロップの特殊な形式として設計された）で
ある。これらのフリップフロップ１３９−５及び１３９
−６はワードカウンタ１３９−２乃至１３９−４からの
入力を受信し、かつ１８６ステータスレジスタバツフア
１５１内のスタータスレジスタに役立つ出力を供給する
。これらの出力はいつ転送が完成されたかすなわちいつ
２０８４ワードバンダリイが局部メモリバス３７上に到
着したかを表示する。フリップフロップ１３９−５及び
１３９−６の入力側に１３９−７と記載されたゲートグ
ループが存在し、これは彼等が使用可能になるようにフ
リツプフロツプへの入力を条件付ける。
第５図を参照して、第５図はフロラぎイワードカウンタ
１４３及びフロッピィディバイス局部アドレスカウンタ
部分１４９の詳細ブロック図である。部分１４３内のユ
ニットセルの形式、ユニットセルの数、ユニットセルの
配置及びユニットセルによって供給される機能は部分１
３９のユニットセル供給されたユニットセルの形式、ユ
ニットセルの数、ユニットセルの配置及び機能と同一で
あり、ただ部分１３９が５Ｃ３Ｉデイバイス用のもので
あるのに対し部分１４３がフロッピィディバイス用のも
のであることが異なる。部分１４３はフリップ７０ツブ
１４３−１及び３つのカウンタ１４３−２乃至１４３−
４を含み、これらはフリップフロップ１３９−１及びカ
ウンタ１３９−２乃至１３９−４に対応する。
１４３及びフロッピィディバイス局部アドレスカウンタ
部分１４９の詳細ブロック図である。部分１４３内のユ
ニットセルの形式、ユニットセルの数、ユニットセルの
配置及びユニットセルによって供給される機能は部分１
３９のユニットセル供給されたユニットセルの形式、ユ
ニットセルの数、ユニットセルの配置及び機能と同一で
あり、ただ部分１３９が５Ｃ３Ｉデイバイス用のもので
あるのに対し部分１４３がフロッピィディバイス用のも
のであることが異なる。部分１４３はフリップ７０ツブ
１４３−１及び３つのカウンタ１４３−２乃至１４３−
４を含み、これらはフリップフロップ１３９−１及びカ
ウンタ１３９−２乃至１３９−４に対応する。
第５図内に示された部分１４９は、（１）部分１４９が
ＳＯＳエデイノ２イスでなくフロッピィディバイスに適
用されること、（２）部分１４９は診断部分１４５−８
に対応する部分を有しないことの例外を除いて第４図に
示された部分１４５と同一である。したがって、第５図
に示された部分１４９はフリップフロップ１４９−１．
３つのカウンタ１４９−２乃至１４９−４． ラッチ
１９４−５． 関連した論理回路１９４−６及び関連
した論理回路１９４−７を含み、これらは、フリップフ
ロップ１４５−１． カウンタ１４５−２〜１４５−
４．ラツチ１４５−５及び関連した論理回路１４５−５
及び１４５−６にそれぞれ対応している。
ＳＯＳエデイノ２イスでなくフロッピィディバイスに適
用されること、（２）部分１４９は診断部分１４５−８
に対応する部分を有しないことの例外を除いて第４図に
示された部分１４５と同一である。したがって、第５図
に示された部分１４９はフリップフロップ１４９−１．
３つのカウンタ１４９−２乃至１４９−４． ラッチ
１９４−５． 関連した論理回路１９４−６及び関連
した論理回路１９４−７を含み、これらは、フリップフ
ロップ１４５−１． カウンタ１４５−２〜１４５−
４．ラツチ１４５−５及び関連した論理回路１４５−５
及び１４５−６にそれぞれ対応している。
第６図を参照して、第６図はＷｉｎｃｈｅｓｔθｒディ
バイスワードカウンタ部分１４１及びＷｉｎｃｈθθｔ
８ｒ局部アドレスカウンタ部分１４７の詳細なグロック
図を示す。部分１４１は部分１４３と同一であるが、た
だそれは（１４１） Ｗｉｎｃｈｅｓｔｅｒディバイス
用に用いられろ点で異なり、そしてフリップフロップ１
４１−１．３つのカウンタ１４１−２〜１４１−４゜１
組のフリップフロップ１４１−５及び１４１−６及び関
連した論理回路１４１−７ Ｖ含む（これらは第５図の
要素１４３−１〜１４３−７ に対応している）。
バイスワードカウンタ部分１４１及びＷｉｎｃｈθθｔ
８ｒ局部アドレスカウンタ部分１４７の詳細なグロック
図を示す。部分１４１は部分１４３と同一であるが、た
だそれは（１４１） Ｗｉｎｃｈｅｓｔｅｒディバイス
用に用いられろ点で異なり、そしてフリップフロップ１
４１−１．３つのカウンタ１４１−２〜１４１−４゜１
組のフリップフロップ１４１−５及び１４１−６及び関
連した論理回路１４１−７ Ｖ含む（これらは第５図の
要素１４３−１〜１４３−７ に対応している）。
部分１４υま第５図内の部分１４９に対応している同様
なものであり、フリップフロップ１４７−１ 。
なものであり、フリップフロップ１４７−１ 。
３つのカウンタ１４７−２〜１４７−４．ラッチ１４７
−５及び第５図の要素１４３−１〜１４３−６ に対応
している関連した論理回路１４７−６’に含む。
−５及び第５図の要素１４３−１〜１４３−６ に対応
している関連した論理回路１４７−６’に含む。
第７図を参照して、第７図は５Ｃ８Ｉディバイス局部ア
ビレスカウンタ部分１４５、Ｗｉｎｃｈａａｔｅｒディ
バイスアドレスカウンタ部分１４７及びフロッピィディ
バイス局部アドレスカウンタ部分１４９に対応する論理
回路を示す。１４５−１１と記載された論理部分、１４
７−１１と記載された論理部分及び１４９−１１ と
記載された論理部分が存在する。
ビレスカウンタ部分１４５、Ｗｉｎｃｈａａｔｅｒディ
バイスアドレスカウンタ部分１４７及びフロッピィディ
バイス局部アドレスカウンタ部分１４９に対応する論理
回路を示す。１４５−１１と記載された論理部分、１４
７−１１と記載された論理部分及び１４９−１１ と
記載された論理部分が存在する。
これらの部分はページレジスタ、すなわちこれらの部分
は主メモリ３５のは−ジアトゞレスを保持する。部分１
４５−１１ はｓｃｓエディバイス用のば一ジレジスタ
であり、部分１４７−１１はＷｉｎｃｈｅｓｔｅｒティ
バイス用のは−ジレジスタであり、部分１４９−１１は
ＦＩＯｐｐ７デイバイス用のイージレジスタである。３
つの部分の各々の論理回路は同一でありかつ４つの同一
の４ビツトラツチを含む。部分１４５−１１内に１４５
−１１１〜１４５−１１７と記載された４つのラッチが
あり、部分１４７−１１内に１４７−１１１〜１４７−
１１７と記載された４つのランチがあり、部分１４９−
１１内に１４９−１１１〜１４９−１１ と記載された
４つのラッチがある。これらのラッチの各々は４ビツト
のデータを保持する。
は主メモリ３５のは−ジアトゞレスを保持する。部分１
４５−１１ はｓｃｓエディバイス用のば一ジレジスタ
であり、部分１４７−１１はＷｉｎｃｈｅｓｔｅｒティ
バイス用のは−ジレジスタであり、部分１４９−１１は
ＦＩＯｐｐ７デイバイス用のイージレジスタである。３
つの部分の各々の論理回路は同一でありかつ４つの同一
の４ビツトラツチを含む。部分１４５−１１内に１４５
−１１１〜１４５−１１７と記載された４つのラッチが
あり、部分１４７−１１内に１４７−１１１〜１４７−
１１７と記載された４つのランチがあり、部分１４９−
１１内に１４９−１１１〜１４９−１１ と記載された
４つのラッチがある。これらのラッチの各々は４ビツト
のデータを保持する。
ラッチはＡＤエバス（すなわち、８０１８６人力バス１
１５）からのデータを受信し、かつ受信した情報をデー
タ転送すなわちメモリアクセスサイクル中に使用するた
めに保持する。その情報はマイクロプロセッサ４９によ
ってロードされる。
１５）からのデータを受信し、かつ受信した情報をデー
タ転送すなわちメモリアクセスサイクル中に使用するた
めに保持する。その情報はマイクロプロセッサ４９によ
ってロードされる。
１４５−１２ と記載された論理回路部分、１４７−
１２と記載された論理回路部分及び１４９−１２ と記
載された論理回路部か存在する。これらの部分はモート
ゝレジスタすなわちラッチを構成する。これらの部分は
データ入力バス１１５かも彼等の入力を得る。データは
ラッチ内にストアされ、彼等の各々のチャネルの多種の
機能を制御するのに使用される。
１２と記載された論理回路部分及び１４９−１２ と記
載された論理回路部か存在する。これらの部分はモート
ゝレジスタすなわちラッチを構成する。これらの部分は
データ入力バス１１５かも彼等の入力を得る。データは
ラッチ内にストアされ、彼等の各々のチャネルの多種の
機能を制御するのに使用される。
５Ｃ８Ｉデイバイス用のモーｌごレジスタ１４５−１２
は１４ビツトのデータを含み、３つの４ビットラツチ１
４５−１２１，１４５−１２２及び１４５−１２３．２
つの１ピッチデークラッチ１４５−１２４及び１４５−
１２５ 及び関連した論理回路１４５−１２６ ’ｒ含
む。
は１４ビツトのデータを含み、３つの４ビットラツチ１
４５−１２１，１４５−１２２及び１４５−１２３．２
つの１ピッチデークラッチ１４５−１２４及び１４５−
１２５ 及び関連した論理回路１４５−１２６ ’ｒ含
む。
Ｗｉｎｃｈｅｓｔθｒディバイス用のモート９レジスタ
１４７−１２は１０ビツトデータを含み、かつ２つの４
ビットラッチ１４７−１２３及び１４７−１２４ およ
び関連した論理回路１４７−１２５を含む。フロッピィ
デバイス用のモードレジスタはモードレジスタ１４７−
１２ と同様であり、−組の４ビットラッチ１４９−
１２１及び１４９−１２２．２つの１ビットラッチ１４
９−１２３及び１４９−１２４及び関連した論理回路１
４９−１２５を含み、これらはそれぞれ論理回路１４７
−１２１〜１４７−１２５に対応している。
１４７−１２は１０ビツトデータを含み、かつ２つの４
ビットラッチ１４７−１２３及び１４７−１２４ およ
び関連した論理回路１４７−１２５を含む。フロッピィ
デバイス用のモードレジスタはモードレジスタ１４７−
１２ と同様であり、−組の４ビットラッチ１４９−
１２１及び１４９−１２２．２つの１ビットラッチ１４
９−１２３及び１４９−１２４及び関連した論理回路１
４９−１２５を含み、これらはそれぞれ論理回路１４７
−１２１〜１４７−１２５に対応している。
第８図を参照して、第８図は参照番号１４５−１３で示
される５Ｃ３Ｉデイバイス局部アドレスカウンタ部分１
４５に対応する論理回路部分を示す。論理回路部分１４
５−１３は参照番号１４５−１３１〜１４５〜１５５で
示される２５の転送ゲート及びい（つかの関連した論理
回路を含む。転送ゲート１４５−１３１〜１４５−１５
５はアドレスカウンタ１４５−８（第４図）から彼等の
入力を受信しかつそれラノアドレスを３−ステートバス
であるハス１７１へ転送する。
される５Ｃ３Ｉデイバイス局部アドレスカウンタ部分１
４５に対応する論理回路部分を示す。論理回路部分１４
５−１３は参照番号１４５−１３１〜１４５〜１５５で
示される２５の転送ゲート及びい（つかの関連した論理
回路を含む。転送ゲート１４５−１３１〜１４５−１５
５はアドレスカウンタ１４５−８（第４図）から彼等の
入力を受信しかつそれラノアドレスを３−ステートバス
であるハス１７１へ転送する。
バス１７１は（このバス１７１はデータを通過させるか
または不通過にするかにするために可能化又は否可能化
されることができる）転送ゲート１４５−１３１〜１４
５−１５５ から受信したアドレス情報を局部工１０部
分１２５内の出力バッファへ送る。
または不通過にするかにするために可能化又は否可能化
されることができる）転送ゲート１４５−１３１〜１４
５−１５５ から受信したアドレス情報を局部工１０部
分１２５内の出力バッファへ送る。
第９図及び第１０図を参照して、第９図及び第１０図は
ＷＩＮＩディバイス局部アビレスカクンタ部分１４７及
びＦ’ＬＯＰＰＹディバイス局部アドレスカウンタ部分
１４９にそれぞれ対応する論理回路のフロック図であり
、これら部分（１４７，１４９）はそれぞれ１４７−１
３及び１４９−１３として示されている。これらの部分
１４７−１３及び１４９−１３は各々機能的に及び構成
的に部分１４５−１３ と同一であり、ただ彼等（１
４７，１４９）が５Ｃ８ＩデイバイスでなくてＷｉｎｃ
ｈｅｓｔｅｒディバイス及びＦ’１ｏｐｐ７デイバイス
に適用されることが異なる。部分１４７−１３ におい
ては１４７−１３１〜１４７−１５５と記載された転送
ゲートがあり、部分１４９−１３ においては１４９−
１３１〜１４９−１５５と記載された転送ゲートがある
。
ＷＩＮＩディバイス局部アビレスカクンタ部分１４７及
びＦ’ＬＯＰＰＹディバイス局部アドレスカウンタ部分
１４９にそれぞれ対応する論理回路のフロック図であり
、これら部分（１４７，１４９）はそれぞれ１４７−１
３及び１４９−１３として示されている。これらの部分
１４７−１３及び１４９−１３は各々機能的に及び構成
的に部分１４５−１３ と同一であり、ただ彼等（１
４７，１４９）が５Ｃ８ＩデイバイスでなくてＷｉｎｃ
ｈｅｓｔｅｒディバイス及びＦ’１ｏｐｐ７デイバイス
に適用されることが異なる。部分１４７−１３ におい
ては１４７−１３１〜１４７−１５５と記載された転送
ゲートがあり、部分１４９−１３ においては１４９−
１３１〜１４９−１５５と記載された転送ゲートがある
。
第１１図は局部バスＩ１０インタフェース部分１２５の
ブロック図を示す。この部分１２５は基本的には３２ビ
ツトの情報を１６ビツトの情報にする大きなマルチプレ
クサ（ＭＵＸ）である。この部分は１２５−１〜１２５
−１６と計載された１６の２ビツト・１ビツトマルチプ
レクサを含む。各マルチプレクサ（すなわち、Ｆｕｊｉ
ｔｓｕ ユニットセル表示がマルチプレクサ）はＡ及び
Ｂと記載された一組の入力端子、Ｓｌ及びＳ２と記載さ
れた一組の選択入力端子及びＸ出力端子を有する。マル
チプレクサはＡ入力又はＢ入力を反転又は転送する。
ブロック図を示す。この部分１２５は基本的には３２ビ
ツトの情報を１６ビツトの情報にする大きなマルチプレ
クサ（ＭＵＸ）である。この部分は１２５−１〜１２５
−１６と計載された１６の２ビツト・１ビツトマルチプ
レクサを含む。各マルチプレクサ（すなわち、Ｆｕｊｉ
ｔｓｕ ユニットセル表示がマルチプレクサ）はＡ及び
Ｂと記載された一組の入力端子、Ｓｌ及びＳ２と記載さ
れた一組の選択入力端子及びＸ出力端子を有する。マル
チプレクサはＡ入力又はＢ入力を反転又は転送する。
また、ある関連した論理回路１２５−１７ が示されて
いる。
いる。
局部バスアドレス出力と記載されたバス１７１がある。
これは内部ゲートアレイバスである。それは全部がレジ
スタおよび／またはカウンタであるブロック１４５，１
４７，１４９及び１６７の一つによって駆動される３−
ステート（ｔｒｉ−θｔａｔｅ ）バスである。それは
アドレスが局部バス３７に対してゲートアレイ５１の外
部で駆動されているときだけ駆動される。局部バス３７
と記載されたバス１７２がある。局部バスアドレス入力
バスと記載されたバス１７３がある。バス１７３はブロ
ック１２５及び１６９にだけ接続されている。バス１７
３ ＆−１．！−； ストＣＰＵ３３がＲｅａｄ−Ｘ又
はＷｒｉｔｅ−Ｘ命令を介してバッファＲＡＭ４７Ｙア
クセスしているときだけ駆動されろ。
スタおよび／またはカウンタであるブロック１４５，１
４７，１４９及び１６７の一つによって駆動される３−
ステート（ｔｒｉ−θｔａｔｅ ）バスである。それは
アドレスが局部バス３７に対してゲートアレイ５１の外
部で駆動されているときだけ駆動される。局部バス３７
と記載されたバス１７２がある。局部バスアドレス入力
バスと記載されたバス１７３がある。バス１７３はブロ
ック１２５及び１６９にだけ接続されている。バス１７
３ ＆−１．！−； ストＣＰＵ３３がＲｅａｄ−Ｘ又
はＷｒｉｔｅ−Ｘ命令を介してバッファＲＡＭ４７Ｙア
クセスしているときだけ駆動されろ。
ＬＢ−ＢＡＤＤＲと記載された局部バスバッファアドレ
スレジスタであるブロック１６７がある。一時記憶であ
るこのレジスタは、局部バス３７からバッファＲＡＭ４
７へ又はバッファＲＡＭ４７かも局部バス３７ヘデータ
が転送されている時バッファＲＡＭ４７ ’にアクセス
するのに使用するべきアビレスを保持する。
スレジスタであるブロック１６７がある。一時記憶であ
るこのレジスタは、局部バス３７からバッファＲＡＭ４
７へ又はバッファＲＡＭ４７かも局部バス３７ヘデータ
が転送されている時バッファＲＡＭ４７ ’にアクセス
するのに使用するべきアビレスを保持する。
ＲＷ−ＢＡＤＤＲと記載されたＲｅａｄ−Ｘ、 Ｗｒｉ
ｔｅ−Ｘバッファアドレスレジスタ部分でブロック１６
９がある。この部分は特殊な局部バスアドレスを保持し
、かつゲートアレイ５１で制御されるバッファＲＡＭ４
７’ｒホストＣＰＵ３３にアクセスさせる。
ｔｅ−Ｘバッファアドレスレジスタ部分でブロック１６
９がある。この部分は特殊な局部バスアドレスを保持し
、かつゲートアレイ５１で制御されるバッファＲＡＭ４
７’ｒホストＣＰＵ３３にアクセスさせる。
このブロックはＣＰＵ３３がバッファＲＡＭ４７内！ア
クセスすることを要求するアドレスを保持するアドレス
レジスタを含む。
クセスすることを要求するアドレスを保持するアドレス
レジスタを含む。
第１２図は局部バスバッファアドレスレジスタ部分１６
７の詳細なブロック図である。この部分は、３つのレジ
スタ１６７−１，１６７−２及び１６７−３．２つの組
のインバータ１６７−４及び１６７−５゜−組の６の転
送ゲート（すなわち、デュアル１：２セレクタ、ｄｕａ
ｌ ｌ ： ２５ｅｌｅｃｔｏｒｓ） １６７−５
〜１６７−１１，１６７−１２で集合的に示された関連
した論理回路及び１６７−１３で集合的に示された関連
した論理回路を含む。４ビットレジスタ１６７−１〜１
６７−３は基本的にはアビレスのためのパイプライン機
構である。彼等（１６７−１〜１６７−３）はバス１７
１から入カン受信し、１サイクル後にアドレスに使用す
るためにその入力を保持する。
７の詳細なブロック図である。この部分は、３つのレジ
スタ１６７−１，１６７−２及び１６７−３．２つの組
のインバータ１６７−４及び１６７−５゜−組の６の転
送ゲート（すなわち、デュアル１：２セレクタ、ｄｕａ
ｌ ｌ ： ２５ｅｌｅｃｔｏｒｓ） １６７−５
〜１６７−１１，１６７−１２で集合的に示された関連
した論理回路及び１６７−１３で集合的に示された関連
した論理回路を含む。４ビットレジスタ１６７−１〜１
６７−３は基本的にはアビレスのためのパイプライン機
構である。彼等（１６７−１〜１６７−３）はバス１７
１から入カン受信し、１サイクル後にアドレスに使用す
るためにその入力を保持する。
レジスタ１６７−２及び１６７−３の出力はインバータ
１６７−４及び１６７−５を介して転送ゲート１６７−
８〜１６７−１１にそれぞれ送られる。これらのゲート
が可能化されている時、出力がバッファＲＡＭｌ１０
インタフェース部分１２７に転送されるバッファＲＡ
Ｍアドレス出力バス１７４にゲートの出力か送られる。
１６７−４及び１６７−５を介して転送ゲート１６７−
８〜１６７−１１にそれぞれ送られる。これらのゲート
が可能化されている時、出力がバッファＲＡＭｌ１０
インタフェース部分１２７に転送されるバッファＲＡ
Ｍアドレス出力バス１７４にゲートの出力か送られる。
レジスタ１６７−１の出力は、可能化されたときその信
号を連続的にバッファＲＡＭｌ１０ インタフェース
部分１２７へ転送するためにバス１７４へ送る、転送ゲ
ー） １６７−６及び１６７−７へ送る。関連した論理
回路１６７−１２は、レジスタ１６７−１〜１６７−３
がクロックされるべき時を決定するためにセレクタ
として機能する。
号を連続的にバッファＲＡＭｌ１０ インタフェース
部分１２７へ転送するためにバス１７４へ送る、転送ゲ
ー） １６７−６及び１６７−７へ送る。関連した論理
回路１６７−１２は、レジスタ１６７−１〜１６７−３
がクロックされるべき時を決定するためにセレクタ
として機能する。
論理回路１６７−１３は、レジスタ１６７−７〜１６７
−１１ に彼等（１６７−７〜１６７−１１）がオンさ
れるかどうかを告げる。
−１１ に彼等（１６７−７〜１６７−１１）がオンさ
れるかどうかを告げる。
第１３図は、ブロン２イコントロー２人力／出カインタ
フエース部分１２３の詳細なブロック図を示す。この部
分は、１２３−１〜１２３−８と記載された一組の入力
／出力トランシーバセル（３−ステート出力及び入力バ
ッファ； Ｆｕｊｉｔｓｕ用語）。
フエース部分１２３の詳細なブロック図を示す。この部
分は、１２３−１〜１２３−８と記載された一組の入力
／出力トランシーバセル（３−ステート出力及び入力バ
ッファ； Ｆｕｊｉｔｓｕ用語）。
ＯＲゲート１２３−９，１２３−１０〜１２３−１５
と記載された一組の６つの出力ドライバ、インバータ
１２３−１６及び入力バッファ１２３−１７ を含む。
と記載された一組の６つの出力ドライバ、インバータ
１２３−１６及び入力バッファ１２３−１７ を含む。
トランシーバセル１２３−１〜１２３−８はフロッピィ
コントローラ４１用の入力／出カバソファで、かつデー
タをフロッピィコントローラ４１に対してゲートアレイ
５１内又は外から転送する。特に、コレラッセル１２３
−１〜１２３−８はフロッピィコントローラデータバス
をＦＤＤＱ−ＦＤＤ１７ と記載されたゲートアレイ
データ入力バスに接続する。トランシーバセル１２３−
１〜１２３−８は８０１８６人力バス１１５（すなわち
コネクタＡＤ工０８〜ＡＤ工０１５）からの入カケ受信
する。これらの信号は「データ書込」が実行されている
時に、フロッピィデータバス１０７に転送される。ＯＲ
ゲート１２３−９はＸＲＥＳＳ′ｆ２Ｔ 、 ＸＦＬＯ
ＰＥＮ 及ヒＸＤＡ’ｆ’ＥＮ ト記載すｈた３つの信
号ケ受取る。これらの３つの信号は読取り又は書込みが
実行されているかしたがって出力ドライバ可能か否可能
かを決定する。ドライバ１２３−１０〜１２３−１５
はゲートアレイ５１からの信号を受取りかつそれらをゲ
ートアレイ５１上の出力ピンに駆動する出力ドライバで
ある。インバータ１２３−１６の出力はそれらのドライ
バセルなオン又はオフさせる組のドライバセル１２３−
１０〜１２３−１５ へ入力をドライブする。入力バ
ッファ１２３−１７＆−１−フロツピイコントローラ４
１からのフロッピィデータ要求信号を受信し、それをバ
ッファし、かつそれをゲートアレイ５１に送る。
コントローラ４１用の入力／出カバソファで、かつデー
タをフロッピィコントローラ４１に対してゲートアレイ
５１内又は外から転送する。特に、コレラッセル１２３
−１〜１２３−８はフロッピィコントローラデータバス
をＦＤＤＱ−ＦＤＤ１７ と記載されたゲートアレイ
データ入力バスに接続する。トランシーバセル１２３−
１〜１２３−８は８０１８６人力バス１１５（すなわち
コネクタＡＤ工０８〜ＡＤ工０１５）からの入カケ受信
する。これらの信号は「データ書込」が実行されている
時に、フロッピィデータバス１０７に転送される。ＯＲ
ゲート１２３−９はＸＲＥＳＳ′ｆ２Ｔ 、 ＸＦＬＯ
ＰＥＮ 及ヒＸＤＡ’ｆ’ＥＮ ト記載すｈた３つの信
号ケ受取る。これらの３つの信号は読取り又は書込みが
実行されているかしたがって出力ドライバ可能か否可能
かを決定する。ドライバ１２３−１０〜１２３−１５
はゲートアレイ５１からの信号を受取りかつそれらをゲ
ートアレイ５１上の出力ピンに駆動する出力ドライバで
ある。インバータ１２３−１６の出力はそれらのドライ
バセルなオン又はオフさせる組のドライバセル１２３−
１０〜１２３−１５ へ入力をドライブする。入力バ
ッファ１２３−１７＆−１−フロツピイコントローラ４
１からのフロッピィデータ要求信号を受信し、それをバ
ッファし、かつそれをゲートアレイ５１に送る。
第１４図は、８０１８６マイクロプロセツサ人力／出力
インタフェース部分１１３の詳細なブロック図乞示す。
インタフェース部分１１３の詳細なブロック図乞示す。
この部分は、集合的に１１３−１と記載された一組の８
つの入力／出カバソファ、集合的に１１３−２と記載さ
れた一組の８つの２方向人力／出カバソファ、集合的に
１１３−３と記載された一組の８つのインバータ、ＯＲ
ゲート１１３−４集合的に１１３−５と記載された一組
の８つのバッファ、−組の出カバソファ１１３−６及び
クロックバッファ１１３−７’Ｙ含む。バッファ１１３
−Ｎ−ｊ、入力バッファである。バッファ１１３−１は
ピンＡＤＱＱ〜ＡＤ０７からピン信号を受取り、それら
をゲートアレイ５Ｉの内部回路に転送する。バッファ１
１３−２は両方向人力／出力バッファである・入力方向
において、これらのバッファはバッファ１１３−１と同
様な目的に用いられる。出力方向において、バッファ１
１３−２はゲートアレイ５１内からの信号を受取り、そ
れらをバッファし彼等の対応する出力ビンに送る。８つ
のバッファ１１３−２は８０１８６アドレスの低バイト
及びデータバス１０１と接続する。バッファ１１３−２
がオンする唯一の時はマイクロプロセッサ４９がケート
アレイ５１の内部バスをアクセスしている時である。
つの入力／出カバソファ、集合的に１１３−２と記載さ
れた一組の８つの２方向人力／出カバソファ、集合的に
１１３−３と記載された一組の８つのインバータ、ＯＲ
ゲート１１３−４集合的に１１３−５と記載された一組
の８つのバッファ、−組の出カバソファ１１３−６及び
クロックバッファ１１３−７’Ｙ含む。バッファ１１３
−Ｎ−ｊ、入力バッファである。バッファ１１３−１は
ピンＡＤＱＱ〜ＡＤ０７からピン信号を受取り、それら
をゲートアレイ５Ｉの内部回路に転送する。バッファ１
１３−２は両方向人力／出力バッファである・入力方向
において、これらのバッファはバッファ１１３−１と同
様な目的に用いられる。出力方向において、バッファ１
１３−２はゲートアレイ５１内からの信号を受取り、そ
れらをバッファし彼等の対応する出力ビンに送る。８つ
のバッファ１１３−２は８０１８６アドレスの低バイト
及びデータバス１０１と接続する。バッファ１１３−２
がオンする唯一の時はマイクロプロセッサ４９がケート
アレイ５１の内部バスをアクセスしている時である。
バッファ１１３−２への又はかもの信号はインバーｆｉ
１１３−３によって反転される。ＯＲゲート１１３−
４はマイクロプロセッサ４９によってそうするように命
令されたとき出力バッファ１１３−２Ｙ可能化する。バ
ッファ１１３−５はマイクロプロセッサ４９からの制御
信号をバッファするのに使用され、それらはゲートアレ
イ５１の内部で使用される。出力バツファ１１３−６は
２つの内部信号工ＮＴＲＱ及びＣＰＤＭＡＲＱ乞受取り
、それらのゲートアレイ５１の外部ヘトライブする・バ
ッファ１１３−７は８ Ｍ）Ｉｚクロック信号をバッフ
ァするのに用いられる。
１１３−３によって反転される。ＯＲゲート１１３−
４はマイクロプロセッサ４９によってそうするように命
令されたとき出力バッファ１１３−２Ｙ可能化する。バ
ッファ１１３−５はマイクロプロセッサ４９からの制御
信号をバッファするのに使用され、それらはゲートアレ
イ５１の内部で使用される。出力バツファ１１３−６は
２つの内部信号工ＮＴＲＱ及びＣＰＤＭＡＲＱ乞受取り
、それらのゲートアレイ５１の外部ヘトライブする・バ
ッファ１１３−７は８ Ｍ）Ｉｚクロック信号をバッフ
ァするのに用いられる。
嬉１５図は、局部メモリバス入力／出力インタフェース
部分１２５の他の部分の詳細なブロック図？示す。この
部分は、出力バツファ１２５−１８゜集合的に１２５−
１９と記載された第１組の７つの両方向性人力／出力バ
ッファ、集合的に１５２−２０と記載された第２組の７
つの両方向性人力／出力バッファ、１２５−２１ 、１
２５−２２及び１２５−２３と記載された３つの入力バ
ッファ、集合的に１２５−２４と記載された一組の４つ
の制御信号、システムリセットバッファリングシステム
１２５−２５ 及び−組のパワー２人力ＨＡＮＤゲート
１２５及び１２５−２７ を含む。入力／出力バツファ
１２５−１９は局部メモリバスアドレスの高バイト用の
バッファとして使用され、−万人力／出力バツファ１２
５−２０ は局部メモリハスアドレスの低バイト用のバ
ッファとして使用される。システムリセットバッファリ
ングシステム１２５−２５は、入力クロックバッファ１
２５−５１．３つのインバータ１２５−２５２．１２５
−２５３及び１２５−２５４ で構成される。
部分１２５の他の部分の詳細なブロック図？示す。この
部分は、出力バツファ１２５−１８゜集合的に１２５−
１９と記載された第１組の７つの両方向性人力／出力バ
ッファ、集合的に１５２−２０と記載された第２組の７
つの両方向性人力／出力バッファ、１２５−２１ 、１
２５−２２及び１２５−２３と記載された３つの入力バ
ッファ、集合的に１２５−２４と記載された一組の４つ
の制御信号、システムリセットバッファリングシステム
１２５−２５ 及び−組のパワー２人力ＨＡＮＤゲート
１２５及び１２５−２７ を含む。入力／出力バツファ
１２５−１９は局部メモリバスアドレスの高バイト用の
バッファとして使用され、−万人力／出力バツファ１２
５−２０ は局部メモリハスアドレスの低バイト用のバ
ッファとして使用される。システムリセットバッファリ
ングシステム１２５−２５は、入力クロックバッファ１
２５−５１．３つのインバータ１２５−２５２．１２５
−２５３及び１２５−２５４ で構成される。
ＮＡＮＤゲー） １２５−２６及び１２５−２７は出力
バッファをリセットする間すなわちアドレスを読取リサ
イクルの量制御する。
バッファをリセットする間すなわちアドレスを読取リサ
イクルの量制御する。
第１６図は、バッファＲＡＭ人力／出力インタフェース
部分１２７の詳細なブロック図を示す。
部分１２７の詳細なブロック図を示す。
この部分は、−組の１８の出力バッファ１２７−１〜１
２７−８．３つのインバータ１２７−１９．１２７−２
０及び１２７−２１．４つの２人力ＮＡＮＤゲート１２
７−２２１〜１２７−２２４￥含む論理回路部分１２７
−２２．インバータ１２７−２２５及び２人力ＯＲゲー
ト１２７−２２６ン含む。出力バッファ１２７−１〜１
２７−１８はリセット期間は実際はパワーインバータで
あるゲート１２７−１９．１２７−２０及び１２７−２
１ によって否可能化されろ。
２７−８．３つのインバータ１２７−１９．１２７−２
０及び１２７−２１．４つの２人力ＮＡＮＤゲート１２
７−２２１〜１２７−２２４￥含む論理回路部分１２７
−２２．インバータ１２７−２２５及び２人力ＯＲゲー
ト１２７−２２６ン含む。出力バッファ１２７−１〜１
２７−１８はリセット期間は実際はパワーインバータで
あるゲート１２７−１９．１２７−２０及び１２７−２
１ によって否可能化されろ。
第１７図は、５Ｃ３Ｉバス人力／出力インタフェース部
分１１９の詳細なブロック図を示す。この部分は、−組
の８つの入力／出力バツファ１１９−１、インバータ１
１９−２．４人力ＯＲゲート１１９−３．−組の５つの
出力バッファ１１９−４．入力バツファ１１９−５及び
インバータ１１９−６を含む。
分１１９の詳細なブロック図を示す。この部分は、−組
の８つの入力／出力バツファ１１９−１、インバータ１
１９−２．４人力ＯＲゲート１１９−３．−組の５つの
出力バッファ１１９−４．入力バツファ１１９−５及び
インバータ１１９−６を含む。
入力／出力バツファ１１９−１はピン５ＤＤＱ〜５ＤＤ
７からの人力乞受取り、それら乞バッファし、これによ
りそれらを内部論理回路で使用可能にし、かつゲートア
レイ５１かも５Ｃ８Ｉコントローラ４３へ転送されるべ
きデータの反転を行う。バッファ１１９−１は○Ｒゲー
ト１１９−３によって可能化又は否可能化される。出力
バッファ１１９−４は内部制御信号を受取り、それら１
ｓｃｓエコントローラ４３ヘトライブする。入力バッフ
ァ１１９−５は５Ｃ８Ｉ ＤＭＡ要求信号を受取り、そ
れを内部的に使用可能にするためバッファする。インバ
ータ１１９−６はリセット信号を受取り、リセット期間
に出力バツファ１１９−４’４否可能化するためにそれ
をバッファする。
７からの人力乞受取り、それら乞バッファし、これによ
りそれらを内部論理回路で使用可能にし、かつゲートア
レイ５１かも５Ｃ８Ｉコントローラ４３へ転送されるべ
きデータの反転を行う。バッファ１１９−１は○Ｒゲー
ト１１９−３によって可能化又は否可能化される。出力
バッファ１１９−４は内部制御信号を受取り、それら１
ｓｃｓエコントローラ４３ヘトライブする。入力バッフ
ァ１１９−５は５Ｃ８Ｉ ＤＭＡ要求信号を受取り、そ
れを内部的に使用可能にするためバッファする。インバ
ータ１１９−６はリセット信号を受取り、リセット期間
に出力バツファ１１９−４’４否可能化するためにそれ
をバッファする。
第１８図は、Ｗ工ＮＣＨ８ＴＥＲディバイス出力インタ
フェース部分１２１の詳細なブロック図を示す。
フェース部分１２１の詳細なブロック図を示す。
この部分は、−組の８つの入力／出力バッファ１２１−
１．３人力ＯＲゲート１２１−２．−組の３入力バッフ
ァ１２１−３．−組の４つの出力バツファ１２１−４．
バッファ（インバータ） １２５−５゜−組の２つの入
力／出力バツファ１２１−６． ３人力ＮＡＮＤゲート
１２１−７．−組の２人力ＯＲゲート１２１−８及び−
組の２人力ＯＲゲート１２１９を含む。
１．３人力ＯＲゲート１２１−２．−組の３入力バッフ
ァ１２１−３．−組の４つの出力バツファ１２１−４．
バッファ（インバータ） １２５−５゜−組の２つの入
力／出力バツファ１２１−６． ３人力ＮＡＮＤゲート
１２１−７．−組の２人力ＯＲゲート１２１−８及び−
組の２人力ＯＲゲート１２１９を含む。
入力／出力バツファ１２１−１は、ＷＩＮＣＨＥＳＴＥ
Ｒコントローラ４５に接続されているデータ出力ピンＷ
ＤＤＱ〜ＷＤＤ７に入力するデータ暑バッフ了する。こ
れらのバッファはゲートアレイ５１内でそれを使用でき
るようにそのデータンバッファする。
Ｒコントローラ４５に接続されているデータ出力ピンＷ
ＤＤＱ〜ＷＤＤ７に入力するデータ暑バッフ了する。こ
れらのバッファはゲートアレイ５１内でそれを使用でき
るようにそのデータンバッファする。
ＯＲゲート１２１−２は・、データアクセスがＷＩＮＣ
ＨＥＳＴＥＲコントローラ４５へ導通されているとき、
入力／出力バツファ１２１−１’ａ’可能化又は否可能
化する。入力バッファ１２１−３はＷＩＮＩコントロー
ラ４５からの制御信号ヶ受取り、ゲートアレイ５１によ
って内部的に使用するためそれをバッファする。出力バ
ツファ１２１−４は、内部的に発生された制御信号を受
取り、それらをコントローラ４５での使用のためにＩ＃
ＴＮＣＨＥＳＴＥＲコントローラ４５にドライブする。
ＨＥＳＴＥＲコントローラ４５へ導通されているとき、
入力／出力バツファ１２１−１’ａ’可能化又は否可能
化する。入力バッファ１２１−３はＷＩＮＩコントロー
ラ４５からの制御信号ヶ受取り、ゲートアレイ５１によ
って内部的に使用するためそれをバッファする。出力バ
ツファ１２１−４は、内部的に発生された制御信号を受
取り、それらをコントローラ４５での使用のためにＩ＃
ＴＮＣＨＥＳＴＥＲコントローラ４５にドライブする。
バッファ（インバータ）１２ｔ−ｓｃｉ、！Ｊ セット
信号ＸＲＥＳＥＴ Ｙ受取り、出力バツファ１２１−４
’！’可能化するためにそれヲドライブする。入力／出
力バッ７７１２１−６は、内部的に発生された読出し及
び書込みストローブ（ｓｔｒｏｂｅ）信号？受取り、Ｗ
ＩＮＣＨＥＳＴＥＲコントローラ４５へそれヲドライプ
する。ＮＡＮＤゲー） １２１−７は適切な時間（すな
わち、ダイレクトメモリアクセスが進行中でない時）に
バッファ１２１−６を否可能化する。ＯＲゲート１２１
−８はバッファ１２１−６用に読出し及び書込みストロ
ーブ信号をバッファする。ＯＲゲート１２１−９はゲー
トアレイ５１がコントローラ４５ヘトライブする読出し
及び書込みストローブ信号を発生する。
信号ＸＲＥＳＥＴ Ｙ受取り、出力バツファ１２１−４
’！’可能化するためにそれヲドライブする。入力／出
力バッ７７１２１−６は、内部的に発生された読出し及
び書込みストローブ（ｓｔｒｏｂｅ）信号？受取り、Ｗ
ＩＮＣＨＥＳＴＥＲコントローラ４５へそれヲドライプ
する。ＮＡＮＤゲー） １２１−７は適切な時間（すな
わち、ダイレクトメモリアクセスが進行中でない時）に
バッファ１２１−６を否可能化する。ＯＲゲート１２１
−８はバッファ１２１−６用に読出し及び書込みストロ
ーブ信号をバッファする。ＯＲゲート１２１−９はゲー
トアレイ５１がコントローラ４５ヘトライブする読出し
及び書込みストローブ信号を発生する。
これらのゲートは、バッファ１２１−６への入力信号が
Ｗ工ＮＣＨＥＳＴｇＲコントローラ４５がダイレクトメ
モリアクセス期間だけ転送されるように動作する。
Ｗ工ＮＣＨＥＳＴｇＲコントローラ４５がダイレクトメ
モリアクセス期間だけ転送されるように動作する。
第１９図、第２０図、第２１図及び第２２図は局部バス
制御部分１５７の詳細なブロック図を示す。
制御部分１５７の詳細なブロック図を示す。
まず、第１９図？：：参照して、第１９図は２つのアー
ビク部分１５７−１及び１５７−２を含む局部バス制御
部分１５７を示す。部分１５７−１は、ゲートアレイ５
１’＆介して局部メモリバス３７へのアクセスをすべて
の３つのディバイスコントローラが要求した場合に、３
つのディバイスコントローラ４１．４３及び４５のどの
１つが最初に処理されるべきかを決定する部分であζ。
ビク部分１５７−１及び１５７−２を含む局部バス制御
部分１５７を示す。部分１５７−１は、ゲートアレイ５
１’＆介して局部メモリバス３７へのアクセスをすべて
の３つのディバイスコントローラが要求した場合に、３
つのディバイスコントローラ４１．４３及び４５のどの
１つが最初に処理されるべきかを決定する部分であζ。
この部分１−５７−１によって確立された優先順位は、
（１） Ｗ工ＮＣＨ−ＥＳＴＥＲコントローフ ４５
、 ＋２）フロッピィコントローラ４１．（３）ＳＣ８
Ｉコントローラ４３の順である。部分１５７−２は、こ
れらのコントローラディバイスの２つ以上がマルチ投−
ジ情報乞要求しているとき３つのコントローラディバイ
ス間の優先度を決定する部分である。部分１５７−２に
おける優先順位は（１）フロッピィコントローラ４？。
（１） Ｗ工ＮＣＨ−ＥＳＴＥＲコントローフ ４５
、 ＋２）フロッピィコントローラ４１．（３）ＳＣ８
Ｉコントローラ４３の順である。部分１５７−２は、こ
れらのコントローラディバイスの２つ以上がマルチ投−
ジ情報乞要求しているとき３つのコントローラディバイ
ス間の優先度を決定する部分である。部分１５７−２に
おける優先順位は（１）フロッピィコントローラ４？。
（２） Ｗ工ＮＣＨＦＪＳＴＫＲコントローラ４５．（
３）ＳＣ３Ｉコントローラ４３の順である。
３）ＳＣ３Ｉコントローラ４３の順である。
部分１５７−［１、−組の３ つのＡＮＤ−ＮＯＲゲー
ト１５７−１０１，１５７−１０２及び１５７−３．３
つの８人力ＮＡＮＤゲート１５７−１０４，１５７−１
０５及び１５７−１０６．−組の３つのＡＮＤ又はＮＡ
ＮＤゲート１５７−１０７，１５７−１０８及び１５７
−１０９及び３つノリセット入力付り型フリップフロッ
プ１５７−１１０．１５７−１１１及び１５７−１１２
ケ含む。
ト１５７−１０１，１５７−１０２及び１５７−３．３
つの８人力ＮＡＮＤゲート１５７−１０４，１５７−１
０５及び１５７−１０６．−組の３つのＡＮＤ又はＮＡ
ＮＤゲート１５７−１０７，１５７−１０８及び１５７
−１０９及び３つノリセット入力付り型フリップフロッ
プ１５７−１１０．１５７−１１１及び１５７−１１２
ケ含む。
組合された論理回路（すなわちゲート１５７−１Ｏ１〜
１５７−１１２ ）は要求入力、ステータス入力によっ
て給電され、そして３つのフリップフロップ１５７−１
１０〜１５７−１１２を給電するために処理される。３
つのフリップフロップは「ステート（ｓｔａｔｅ）Ｊ
Ｙストアし、ディバイスが最も高い優先度を有するステ
ートへ出力ヲドライブする。
１５７−１１２ ）は要求入力、ステータス入力によっ
て給電され、そして３つのフリップフロップ１５７−１
１０〜１５７−１１２を給電するために処理される。３
つのフリップフロップは「ステート（ｓｔａｔｅ）Ｊ
Ｙストアし、ディバイスが最も高い優先度を有するステ
ートへ出力ヲドライブする。
部分１５７−２は、３つのインバータ１５７−２０１〜
１５７−２０３．２ワイド’ （ｗｉｄｅ） ２人力Ａ
ＮＤ−ＯＲインバータセル１５７−２０６．２つの２ワ
イド４人力ＡＮＤ−ＯＲインバータセル１５７−２０７
及び１５７−２０８．３つのセット入力付フリップフロ
ツー！１５７−２０９．１５７−２１０及び１５７−２
２１及びセット・リセット入力付り型フリップフロップ
１５７−２１２’＆含む。
１５７−２０３．２ワイド’ （ｗｉｄｅ） ２人力Ａ
ＮＤ−ＯＲインバータセル１５７−２０６．２つの２ワ
イド４人力ＡＮＤ−ＯＲインバータセル１５７−２０７
及び１５７−２０８．３つのセット入力付フリップフロ
ツー！１５７−２０９．１５７−２１０及び１５７−２
２１及びセット・リセット入力付り型フリップフロップ
１５７−２１２’＆含む。
第２０図は、ゲートアレイ５１が制御する局部バスアク
セスであるＲｅａｄ−Ｘ及びＷｒｉｔｅ−Ｘ と呼ば
れる１５７部分内の論理回路１５７−３を示す。
セスであるＲｅａｄ−Ｘ及びＷｒｉｔｅ−Ｘ と呼ば
れる１５７部分内の論理回路１５７−３を示す。
第２０図内の論理回路は、特定の機能をシーケンスする
出力を発生するステートマシン（θｔａｔθｍａｃｈｉ
ｒ１ｅ）として知られるものを発生する。この部分は、
３つのリセット付り型フリップフロップ１５７−３０１
，１５７−３０２及び１５７−３０３．クリア付の３つ
のＤ型フリップフロップ１５フ−３０４゜１５７−３０
５ 及び１５７−３０６ 及び参照番号はないがＦ
’ｕｊｉｔａｕのユニットセルネールで示された関連し
九論理回路（ゲート）を含む。
出力を発生するステートマシン（θｔａｔθｍａｃｈｉ
ｒ１ｅ）として知られるものを発生する。この部分は、
３つのリセット付り型フリップフロップ１５７−３０１
，１５７−３０２及び１５７−３０３．クリア付の３つ
のＤ型フリップフロップ１５フ−３０４゜１５７−３０
５ 及び１５７−３０６ 及び参照番号はないがＦ
’ｕｊｉｔａｕのユニットセルネールで示された関連し
九論理回路（ゲート）を含む。
第２１図は、局部バスコントローラ信号シイケンサとし
て動作する論理回路１５７−４群を示す。
て動作する論理回路１５７−４群を示す。
これは外部局部バス信号からの入力を受取シ、その信号
を処理し、出力のシーケンスを所望の結果を発生するた
めに、すなわちバス３７上のデータ転送を実行する几め
に処理するステートマシン（ｓｔａｔｅ ｍａｃｈｉｎ
θ）である。部分１５７−４ は、リセット付の４つ
のＤ型クリップ１５７−４０１〜１５７−４０４．クリ
ア付の２ポジテイブ エツジクロック パワー ＪＫフ
リツプフロツフ（ｔｗ。
を処理し、出力のシーケンスを所望の結果を発生するた
めに、すなわちバス３７上のデータ転送を実行する几め
に処理するステートマシン（ｓｔａｔｅ ｍａｃｈｉｎ
θ）である。部分１５７−４ は、リセット付の４つ
のＤ型クリップ１５７−４０１〜１５７−４０４．クリ
ア付の２ポジテイブ エツジクロック パワー ＪＫフ
リツプフロツフ（ｔｗ。
ｐｏｓｉｔｉｖｅ ｅｄｇｅ ｃｈｏｃｋ ｐｏｗθｒ
ＪＫ ｗｌｔｈ ｃｌｅａｒｆｌｉｐ−ｆｌｏｐｓ）
１５７−４０５及び１５７−４０６ 。
ＪＫ ｗｌｔｈ ｃｌｅａｒｆｌｉｐ−ｆｌｏｐｓ）
１５７−４０５及び１５７−４０６ 。
クリア及びプリセット付り型フリップフロップ１５７−
４０７．Ｄ型フリップフロップ１５７−４０８゜非同期
４ビットカウンタ１５７−４０９．６人力ＮＯＲゲー）
１５７−４１０．２つの３人力Ｎ ＡＮＤゲート１５
７−４１１ 及び１５７−４１２及び参照符号は記載
されていないがＦ’ｕｊｉｔｓｕのユニットセルネール
で示された関連しｔ論理回路を含む。
４０７．Ｄ型フリップフロップ１５７−４０８゜非同期
４ビットカウンタ１５７−４０９．６人力ＮＯＲゲー）
１５７−４１０．２つの３人力Ｎ ＡＮＤゲート１５
７−４１１ 及び１５７−４１２及び参照符号は記載
されていないがＦ’ｕｊｉｔｓｕのユニットセルネール
で示された関連しｔ論理回路を含む。
この部分は、バス３７上に妥当なアルレスを有するこの
部分にシーケンシング（６θｇｕｅｎｃｉｎｇ） 全開
始することを告げるピン１５７−４１３上のＬＢＵＳＹ
信号及びサイクルのデータ部分が完了されかつそのデー
タがバッファＲＡ４Ｊ４７へ転送されることができるこ
とを告げるピン１５７−４１４ 上のＬＤ工ＮＣＬＫ信
号を含む信号全受信する。この部分はゲートアレイ５１
が他のサイクルが開始される前にそのシーケンシングが
完了できるようにバス３６上のアクションを遅らせるピ
ン１５７−４１５上の信号ＬＷＡ工Ｔと外部論理回路に
局部バス３７がダイレクトメモリアクセス要求を行って
いるかダイレクトメモリアクセス要求を行うことが望ま
しいと告げるピア１５７−４６上＋Ｃ＋ｆｆｉ号ＬＭＤ
ＭＡＲＱを含む信号を出力する。
部分にシーケンシング（６θｇｕｅｎｃｉｎｇ） 全開
始することを告げるピン１５７−４１３上のＬＢＵＳＹ
信号及びサイクルのデータ部分が完了されかつそのデー
タがバッファＲＡ４Ｊ４７へ転送されることができるこ
とを告げるピン１５７−４１４ 上のＬＤ工ＮＣＬＫ信
号を含む信号全受信する。この部分はゲートアレイ５１
が他のサイクルが開始される前にそのシーケンシングが
完了できるようにバス３６上のアクションを遅らせるピ
ン１５７−４１５上の信号ＬＷＡ工Ｔと外部論理回路に
局部バス３７がダイレクトメモリアクセス要求を行って
いるかダイレクトメモリアクセス要求を行うことが望ま
しいと告げるピア１５７−４６上＋Ｃ＋ｆｆｉ号ＬＭＤ
ＭＡＲＱを含む信号を出力する。
第２２図は、カウンタコントローラ及ヒバツファ管理と
して機能する論理回路部分を示す。カウンタコントロー
ラ部分は１５７−５として記載されている。それは（１
５７−５）基本的には部分（ブロック）１３９〜１４９
内のカウンタの増加を保持するステートマシンである。
して機能する論理回路部分を示す。カウンタコントロー
ラ部分は１５７−５として記載されている。それは（１
５７−５）基本的には部分（ブロック）１３９〜１４９
内のカウンタの増加を保持するステートマシンである。
それは適当な時間にカウンタ可能化信号を与えることに
よってこれらのカウンタを制御する。部分１５７−５は
、２つのリセット付り型フリップフロツーｆ１５７−５
０１及び１５７−５０２、プリセット付り型７リツプフ
ロツプ１５７−５０３．Ｄ型フリップフロップ１５７−
５０４、クリア付り型フリップフロップ１５７−５０５
．３ワイＩ−＃３人力ＡＮＤ１０Ｒインバータゲー）１
５７−５０６、リセット付り型フリップフロップ１５７
−５０７及び関連する論理回路を含む。フリップ７０ツ
ブ１５７−５０７及びそのフリップフロップに関連しｔ
論理回路は局部バスサイクルを終わらすのみ用いられる
論理回路である。
よってこれらのカウンタを制御する。部分１５７−５は
、２つのリセット付り型フリップフロツーｆ１５７−５
０１及び１５７−５０２、プリセット付り型７リツプフ
ロツプ１５７−５０３．Ｄ型フリップフロップ１５７−
５０４、クリア付り型フリップフロップ１５７−５０５
．３ワイＩ−＃３人力ＡＮＤ１０Ｒインバータゲー）１
５７−５０６、リセット付り型フリップフロップ１５７
−５０７及び関連する論理回路を含む。フリップ７０ツ
ブ１５７−５０７及びそのフリップフロップに関連しｔ
論理回路は局部バスサイクルを終わらすのみ用いられる
論理回路である。
バッファ管理部分１５７−６はＷ工ＮＣＨＥＳＴＥＲコ
ントローラ４５専用の論理回路部１５７−６０１、それ
ぞれ５Ｃ８Ｉコントローラ４３及びフロッピィコントロ
ーラ４１に関連する部分１５７−６０２及び１５７−６
０３’ｉ含む。この部分の各々の要素は参照番号でな（
Ｆｕｊｉｔｓｕのユニットセルネームで認識される。
ントローラ４５専用の論理回路部１５７−６０１、それ
ぞれ５Ｃ８Ｉコントローラ４３及びフロッピィコントロ
ーラ４１に関連する部分１５７−６０２及び１５７−６
０３’ｉ含む。この部分の各々の要素は参照番号でな（
Ｆｕｊｉｔｓｕのユニットセルネームで認識される。
第２３図はマイクロプロセッサラッチ部分１２９の詳細
なブロック図である。部分１２９は、１６ビツトデータ
ラツチ１２９−５を形成する几めに一体に接続された４
つの４ビットデータラッチ１２９−１〜１２９−４と、
−組の９つの転送ゲート１２９−６、ＷＡＮＤゲート１
２９−７０１〜１２９−７０４ 及びインバータ１２９
−７０５で形成された一組の論理回路１２９−７、−組
のクリア付Ｄ型フリップフロップ１２９−８０１及び１
２９−８０２及び関連した論理回路で形成された論理回
路群１２９−８及びインバータ１２９−９０１及び１２
９−９０２ 及び２人力ＮＡＮＤゲート１２９−９０
３ で形成された論理回路群１２９−９を含む。
なブロック図である。部分１２９は、１６ビツトデータ
ラツチ１２９−５を形成する几めに一体に接続された４
つの４ビットデータラッチ１２９−１〜１２９−４と、
−組の９つの転送ゲート１２９−６、ＷＡＮＤゲート１
２９−７０１〜１２９−７０４ 及びインバータ１２９
−７０５で形成された一組の論理回路１２９−７、−組
のクリア付Ｄ型フリップフロップ１２９−８０１及び１
２９−８０２及び関連した論理回路で形成された論理回
路群１２９−８及びインバータ１２９−９０１及び１２
９−９０２ 及び２人力ＮＡＮＤゲート１２９−９０
３ で形成された論理回路群１２９−９を含む。
ラッチ１２９−５は入力／出力インタフェース部分１１
３からマイクロプロセッサ４９からのアドレスデータを
得え、かつゲートアレイ５１がバッフ７ＲＡＭ４７７ク
セスシング（ａｃｃｅｓｓｉｎｇ）を開始できるように
そのアドレスを保持する。転送ゲ−）１２９−６は、マ
イクロプロセッサ４９がバッファＲＡＭ４７ｅアクセス
するときはいつでも可能化される◇ 論理回路部分１２９−７は、ゲートアレイ５１がバッフ
ｙ ＲＡＭ４７にハイバイト（ｈｉ ｂｙｔｅ）、ロ
ウバイト（ｌｏｗ ｂｙｔｅ）又はワードアクセスを行
っているかを決定するのにアドレスのビットを復号化す
る。論理部分１２９−８は、マイクロプロセッササイク
ルがいつ開始され、コネクタ１２９−８０３上の要求デ
ータ信号がいつ発生されるかを決定する。論理部分１２
９’−９は、マイクロプロセッサ４９が転送を行いつつ
ちるとき及び適当な可能化信号を与えるとき活性化され
る。
３からマイクロプロセッサ４９からのアドレスデータを
得え、かつゲートアレイ５１がバッフ７ＲＡＭ４７７ク
セスシング（ａｃｃｅｓｓｉｎｇ）を開始できるように
そのアドレスを保持する。転送ゲ−）１２９−６は、マ
イクロプロセッサ４９がバッファＲＡＭ４７ｅアクセス
するときはいつでも可能化される◇ 論理回路部分１２９−７は、ゲートアレイ５１がバッフ
ｙ ＲＡＭ４７にハイバイト（ｈｉ ｂｙｔｅ）、ロ
ウバイト（ｌｏｗ ｂｙｔｅ）又はワードアクセスを行
っているかを決定するのにアドレスのビットを復号化す
る。論理部分１２９−８は、マイクロプロセッササイク
ルがいつ開始され、コネクタ１２９−８０３上の要求デ
ータ信号がいつ発生されるかを決定する。論理部分１２
９’−９は、マイクロプロセッサ４９が転送を行いつつ
ちるとき及び適当な可能化信号を与えるとき活性化され
る。
第２４図は、ＲｅａｄＸ／ＷｒｉｔｅＸバツ−ｙア−ｙ
Ｖｖｘラッチ部分１６９の詳細なブロック図を示す。こ
の部分は、３つの４ビットランチ１６９−１０１〜１６
９−１０３及び２つの１ビットデータラッチ１６９−１
０４及び１６９−１０５で構成される１４ビットラッチ
１６９−１、−組の９つの転送ゲート１６９−２．３人
力ＮＡＮＤゲート１６９−３０１及びインバータ１６９
−３０２で構成された論理グループ１６９−３を含む。
Ｖｖｘラッチ部分１６９の詳細なブロック図を示す。こ
の部分は、３つの４ビットランチ１６９−１０１〜１６
９−１０３及び２つの１ビットデータラッチ１６９−１
０４及び１６９−１０５で構成される１４ビットラッチ
１６９−１、−組の９つの転送ゲート１６９−２．３人
力ＮＡＮＤゲート１６９−３０１及びインバータ１６９
−３０２で構成された論理グループ１６９−３を含む。
データラッチ１６９−１は、局部Ｉ１０インタフェース
部分１２５からの局部メモリバス３７からアドレスを得
え、バッファＲＡＭ４７がアクセスされるまでそれをラ
ッチしかつそれを保持する。ゲート部分１６９−２はバ
ス１７４上のＲｅａｄＸ又はＷｒｉｔｅＸアドレスを可
能化又は否可能化する。
部分１２５からの局部メモリバス３７からアドレスを得
え、バッファＲＡＭ４７がアクセスされるまでそれをラ
ッチしかつそれを保持する。ゲート部分１６９−２はバ
ス１７４上のＲｅａｄＸ又はＷｒｉｔｅＸアドレスを可
能化又は否可能化する。
論理部分１６９−３は転送ゲート１６９−３がいつ可能
となるかを告げる。
となるかを告げる。
第２５図は、８０１８６ステ一タスレジスタ部分１５１
及びは−ジプリンタアドレスレジスタ部分１３１の詳細
なブロック図を示す。ページプリンタアビレスレジスタ
部分１３１は、マイクロプロセッサ４９によって与えら
れたアドレスを受はし、かつバッファＲＡＭ４７アクセ
スシンブ用にそれを保持する９ビットデータラッチ１３
１−１．！−、バス７１上でアクセスするためにバッフ
ァＲＡＭ４７用のアドレスをドライブするための一組の
９つの転送グー）（１：２セレクタ）及び関連し之Ｆｕ
ｊｉｔｓｕ論理回路で示された回路を含む。８０１８６
ステ一タスレジスタ部分１５１は、８つの２＝１セレク
タ１５１−１〜１５１−８、−組のインバータ１５１−
９及び１５１−１０及び−組のパワーインバータ１５１
−１１及び１５１−１２を含む。
及びは−ジプリンタアドレスレジスタ部分１３１の詳細
なブロック図を示す。ページプリンタアビレスレジスタ
部分１３１は、マイクロプロセッサ４９によって与えら
れたアドレスを受はし、かつバッファＲＡＭ４７アクセ
スシンブ用にそれを保持する９ビットデータラッチ１３
１−１．！−、バス７１上でアクセスするためにバッフ
ァＲＡＭ４７用のアドレスをドライブするための一組の
９つの転送グー）（１：２セレクタ）及び関連し之Ｆｕ
ｊｉｔｓｕ論理回路で示された回路を含む。８０１８６
ステ一タスレジスタ部分１５１は、８つの２＝１セレク
タ１５１−１〜１５１−８、−組のインバータ１５１−
９及び１５１−１０及び−組のパワーインバータ１５１
−１１及び１５１−１２を含む。
第２６図は、ＳＯＳエデバイスバツファＲＡＭアドレス
カウンタ１３５の詳細なブロック図を示す。この部分は
、３つの４ビットカウンタ１３５−１〜１３５−３．２
：４デコーダ１３５−４、−組の転送グー）１３５−５
及び１３５−６、−組の４つ■転送ゲート１３５−７〜
１３５−１０、−組のインバータゲート１３５−１１及
び１３５−１２及び関連し之論理回路を含む。３つのカ
ウンタ１３５−１〜１３５−３は５Ｃ８Ｉデバイスコン
トローラ４３用のバッファＲＡＭ アト９レスを発生す
る。転送グー）１３５−５及び１３５−６ば２：４デコ
ーダ１３５−４からのバッファＲＡＭチップ選択をゲー
トアレイ５１の外部アドレスノくス・＼ドライブするの
に用いられる。これらのゲートは３−ステート（ｔｒｉ
−θｔａｔθ）である。ゲートが可能化された時、デー
タは入力から出力へ送られる。ゲートがＯＦ’Ｆされた
とき、入力は出力バス１７４へ送られない。
カウンタ１３５の詳細なブロック図を示す。この部分は
、３つの４ビットカウンタ１３５−１〜１３５−３．２
：４デコーダ１３５−４、−組の転送グー）１３５−５
及び１３５−６、−組の４つ■転送ゲート１３５−７〜
１３５−１０、−組のインバータゲート１３５−１１及
び１３５−１２及び関連し之論理回路を含む。３つのカ
ウンタ１３５−１〜１３５−３は５Ｃ８Ｉデバイスコン
トローラ４３用のバッファＲＡＭ アト９レスを発生す
る。転送グー）１３５−５及び１３５−６ば２：４デコ
ーダ１３５−４からのバッファＲＡＭチップ選択をゲー
トアレイ５１の外部アドレスノくス・＼ドライブするの
に用いられる。これらのゲートは３−ステート（ｔｒｉ
−θｔａｔθ）である。ゲートが可能化された時、デー
タは入力から出力へ送られる。ゲートがＯＦ’Ｆされた
とき、入力は出力バス１７４へ送られない。
転送グー） １３５−７〜１３５−１０は転送ゲート１
３５−５及び１３５−６と同様でちる。転送ゲ−）１３
５−７〜１３５−１０はカウンタ１３５−１〜１３５−
３によって発生され北残存するアドレス信号を受取り、
かつ転送グー） １３５−５〜１３５−６と同様の方法
でそれらをバッファＲＡＭ アトルスバス１７４へ転送
する。インバータゲート１３５−１１及び１３５−１２
はゲート１３５−５〜１３５−１０のためのセレクショ
ンを実行する。インバータゲート１３５−１１及び１３
５−１２はバッファＲＡＭアービタ（ａｒｂｉｔｅｒ）
１５９が５Ｃ３Ｉｐｙトｏ−ライ３アドレスを発生し
たときにバッファＲＡＭ４７へ告げる。
３５−５及び１３５−６と同様でちる。転送ゲ−）１３
５−７〜１３５−１０はカウンタ１３５−１〜１３５−
３によって発生され北残存するアドレス信号を受取り、
かつ転送グー） １３５−５〜１３５−６と同様の方法
でそれらをバッファＲＡＭ アトルスバス１７４へ転送
する。インバータゲート１３５−１１及び１３５−１２
はゲート１３５−５〜１３５−１０のためのセレクショ
ンを実行する。インバータゲート１３５−１１及び１３
５−１２はバッファＲＡＭアービタ（ａｒｂｉｔｅｒ）
１５９が５Ｃ３Ｉｐｙトｏ−ライ３アドレスを発生し
たときにバッファＲＡＭ４７へ告げる。
第２７図及び第２８図は、Ｗｉｎｃｈｅｓｔｅｈデイノ
くイス、２ツファＲＡＭアドレスカウンタ部分１３３及
びフロッピィディバイスＲＡＭアビレスカウンタ部分１
３７のブロック図をそれぞれ示す。これらの部分は、部
分１３５と同一であるが、ｔだこの部分が操作のために
配置された特別のディバイスである点で異なる。部分１
３３は、３つのカウンタ１３３−１〜１３３−３、ディ
テクタ１３３−４、−組の６つの転送グー） １３３−
５〜１３３−１０及びそれぞれが部分１３５内の１３５
−１１及び１３５−１２と対応する２つのインバータ１
３３−１１及び１３３−１２′ｆｃ含む。部分１３７は
論理回路要素１３５−１−１３５−１２とそれぞれ対応
する論理要素１３７−１〜１３７−１２を含む。
くイス、２ツファＲＡＭアドレスカウンタ部分１３３及
びフロッピィディバイスＲＡＭアビレスカウンタ部分１
３７のブロック図をそれぞれ示す。これらの部分は、部
分１３５と同一であるが、ｔだこの部分が操作のために
配置された特別のディバイスである点で異なる。部分１
３３は、３つのカウンタ１３３−１〜１３３−３、ディ
テクタ１３３−４、−組の６つの転送グー） １３３−
５〜１３３−１０及びそれぞれが部分１３５内の１３５
−１１及び１３５−１２と対応する２つのインバータ１
３３−１１及び１３３−１２′ｆｃ含む。部分１３７は
論理回路要素１３５−１−１３５−１２とそれぞれ対応
する論理要素１３７−１〜１３７−１２を含む。
第２９図は１８６制御部分１５３の詳細なプロツ図を示
す。この部分は２つのサブセクション１５３−１及び１
５３−２を含む。サブセクション１５３−１はマイクロ
プロセッサ４９からのアドレス全復号化しそれからゲー
トアレイ５１の内部カウンタと内部レジスタのローディ
ング（１ｏａａｉｎｇ）を許容するゲートの集合を含む
。サブセクション１５３−２は図示されたピンからの入
力を受堰り、ＤＭＡ要求がマイクロプロセッサ４９に生
じされねばならないか割込要求がマイクロプロセッサ４
９に生じされねばならないかを決定する。
す。この部分は２つのサブセクション１５３−１及び１
５３−２を含む。サブセクション１５３−１はマイクロ
プロセッサ４９からのアドレス全復号化しそれからゲー
トアレイ５１の内部カウンタと内部レジスタのローディ
ング（１ｏａａｉｎｇ）を許容するゲートの集合を含む
。サブセクション１５３−２は図示されたピンからの入
力を受堰り、ＤＭＡ要求がマイクロプロセッサ４９に生
じされねばならないか割込要求がマイクロプロセッサ４
９に生じされねばならないかを決定する。
セクション１５３−１は２ビット−４ビットデコーダ１
５３−０１、−組の３つの２人力ＯＲグー）１５３−０
２、−１ｉ１（Ｄ１２Ｃ１３人力ＮＯＲケ−）１５３−
３、−組の４人力ＮＡＮＤゲート１５３−０４、インバ
ータ１５３−０５１及び２人力ＮＡＮＤゲート１５３−
０５２ から形成される一組の論理回路１５３−０５
．３人力ＮＡＮＤゲート１５３−０６．２人力・４出力
デコーダ１５３−０７、−組の６つの２人力ＮＯＲゲー
ト１５３−０８、及び２つの３人力ＮＯＲゲート１５３
−０９１及び１５３−０９２．２人力ＮＯＲグー）１５
３−０９３及び２人力ＮＡＮＤグー） １５３−０９４
で形成されたデコーダ１５３−０９及び関連する論理回
路を含む。
５３−０１、−組の３つの２人力ＯＲグー）１５３−０
２、−１ｉ１（Ｄ１２Ｃ１３人力ＮＯＲケ−）１５３−
３、−組の４人力ＮＡＮＤゲート１５３−０４、インバ
ータ１５３−０５１及び２人力ＮＡＮＤゲート１５３−
０５２ から形成される一組の論理回路１５３−０５
．３人力ＮＡＮＤゲート１５３−０６．２人力・４出力
デコーダ１５３−０７、−組の６つの２人力ＮＯＲゲー
ト１５３−０８、及び２つの３人力ＮＯＲゲート１５３
−０９１及び１５３−０９２．２人力ＮＯＲグー）１５
３−０９３及び２人力ＮＡＮＤグー） １５３−０９４
で形成されたデコーダ１５３−０９及び関連する論理回
路を含む。
デコーダ１５３−０１はアドレス入力を受取シ、コント
ローラ４１，４３．４５及びマイクロプロセッサ４９の
どれがアクセス金型んでいるかを決定する３つの出力信
号を発生する。これらの出力信号は３つの可能化信号ｘ
ｃｓ工ｐＮ、 ＸＷＩＮＩＥＮ 及ヒＸＦＬＯＰＥ ｔ
−発生するゲート１５３−０２へ送らレル。
ローラ４１，４３．４５及びマイクロプロセッサ４９の
どれがアクセス金型んでいるかを決定する３つの出力信
号を発生する。これらの出力信号は３つの可能化信号ｘ
ｃｓ工ｐＮ、 ＸＷＩＮＩＥＮ 及ヒＸＦＬＯＰＥ ｔ
−発生するゲート１５３−０２へ送らレル。
グー） １５３−０３ はこの可能化信号をロードさ
れるべきレジスタのためにドライブする。論理部分１５
３−０５はセクション１５３での使用の之めにＷＲＩＴ
Ｅ信号を適切に調整する。ＮＡＮＤゲー）グー３−０６
はアドレスを符号化するのに用いられる。デコーダ１５
３−０７ はアドレス符号化の之めに用いられる。グ
ー）１５３−０８はは−ジレジスタ用の適切なロード信
号を発生するのに用いられる。デコーダ１５３−０９
はベージロープインク又はページ読出しの九めに用い
られる。サブセクション１５３−２は６つの２人力ＮＡ
ＮＤゲート１５３−２０１．３人力ＮＯＲグー） １５
３−２０２．４人力ＮＡＮＤ ゲート１５３−２０３及
び３人力ｉＤ／ＮＯＲグー）１５３−２０４を含む。
れるべきレジスタのためにドライブする。論理部分１５
３−０５はセクション１５３での使用の之めにＷＲＩＴ
Ｅ信号を適切に調整する。ＮＡＮＤゲー）グー３−０６
はアドレスを符号化するのに用いられる。デコーダ１５
３−０７ はアドレス符号化の之めに用いられる。グ
ー）１５３−０８はは−ジレジスタ用の適切なロード信
号を発生するのに用いられる。デコーダ１５３−０９
はベージロープインク又はページ読出しの九めに用い
られる。サブセクション１５３−２は６つの２人力ＮＡ
ＮＤゲート１５３−２０１．３人力ＮＯＲグー） １５
３−２０２．４人力ＮＡＮＤ ゲート１５３−２０３及
び３人力ｉＤ／ＮＯＲグー）１５３−２０４を含む。
第３０図及び第３１図は５Ｃ８Ｉコントローラ４３のシ
ーケンサ１６１の詳細なブロック図を示す。
ーケンサ１６１の詳細なブロック図を示す。
まず、第３０図を参照して、−′組の３つのＤ型フリツ
ゾフロツプ１６１−１．ネガティブエツジトリガフリッ
プフロップ１６１−２、ネガティブエツジクロック４ビ
ツトシフトレジスタ１６１−３．２人力ＡＮＤグー）１
６１−４．２人力ＡＮＤ ゲート１６１−５．２人力Ａ
ＮＤグー）１６１−６．２人力ＮＡＮＤゲート１６１−
９，２つの２人力ＮＡＮＤグー） １６１−１０．１６
１−１３，３人力ＮＯＲゲート１６１−１４、−組ｔｖ
２人力ｗｏＲｙ −） １６１−１５及び１６１−１
６及び３人力ＮＯＲゲート１６１−１７、−組の・１つ
の２人力ＡＮＤグー）１６１−１８゜１６１−１９，１
６１−２０及び１６１−２１、及びインバータ１６１−
２２を含む。
ゾフロツプ１６１−１．ネガティブエツジトリガフリッ
プフロップ１６１−２、ネガティブエツジクロック４ビ
ツトシフトレジスタ１６１−３．２人力ＡＮＤグー）１
６１−４．２人力ＡＮＤ ゲート１６１−５．２人力Ａ
ＮＤグー）１６１−６．２人力ＮＡＮＤゲート１６１−
９，２つの２人力ＮＡＮＤグー） １６１−１０．１６
１−１３，３人力ＮＯＲゲート１６１−１４、−組ｔｖ
２人力ｗｏＲｙ −） １６１−１５及び１６１−１
６及び３人力ＮＯＲゲート１６１−１７、−組の・１つ
の２人力ＡＮＤグー）１６１−１８゜１６１−１９，１
６１−２０及び１６１−２１、及びインバータ１６１−
２２を含む。
第３１図全参照して、−組のセット及びリセツト付のＤ
型フリップフロップ１６１−２３及び１６１−２４、ク
リア付り型フリップフロップ１６１−２５、−組のリセ
ット付り型フリップ７０ツブ１６１〜２６及び１６１−
２７．２人力ＡＮＤグー）１６１−２８．２人力ＨＡＮ
Ｄゲート１６１−２９．２人力ＮＡＮＤゲート１６１−
３０．３人力ＯＲゲ−） １６１−３１を含ｔｒ。
型フリップフロップ１６１−２３及び１６１−２４、ク
リア付り型フリップフロップ１６１−２５、−組のリセ
ット付り型フリップ７０ツブ１６１〜２６及び１６１−
２７．２人力ＡＮＤグー）１６１−２８．２人力ＨＡＮ
Ｄゲート１６１−２９．２人力ＮＡＮＤゲート１６１−
３０．３人力ＯＲゲ−） １６１−３１を含ｔｒ。
第３２図はバッファＲＡＭアービタ部分１５９の詳細な
ブロック図を示す。この部分は、４つの非同期信号入力
に同期するクオツドＤ、ネガティブエツジ トリが ク
リップ７０ツブ（ａ ｑｕａｄ Ｄｎｅｇａｔｉｖｅ
ｅａｇｅ ｔｒｉｇｇｅｒｅｄ ｆｌｉｐ−ｆｌｏｐ）
１５９−１、−組共に実際の優先付を行う４つのゲ
ート２人力ＮＡＮＤゲート１５９−２、と３人力ＮＡＮ
Ｄグー） １５９−３と４人力ＮＡＮＤ グー）１５９
−４及び５人力ＮＡＮＤグー）１５９−５、共に５ビツ
ト保持レジスタを形成する一組のフリップフロップすな
わちクオツドＤネガティブ エツジ トリガ・フリップ
フロップ１５９−６及びクリア付ネガティブエツジＤ型
フリップフロップ１５９−７，６人力ＨＡＮＤゲート１
５９−８、及び関連しｔ論理回路を含む。
ブロック図を示す。この部分は、４つの非同期信号入力
に同期するクオツドＤ、ネガティブエツジ トリが ク
リップ７０ツブ（ａ ｑｕａｄ Ｄｎｅｇａｔｉｖｅ
ｅａｇｅ ｔｒｉｇｇｅｒｅｄ ｆｌｉｐ−ｆｌｏｐ）
１５９−１、−組共に実際の優先付を行う４つのゲ
ート２人力ＮＡＮＤゲート１５９−２、と３人力ＮＡＮ
Ｄグー） １５９−３と４人力ＮＡＮＤ グー）１５９
−４及び５人力ＮＡＮＤグー）１５９−５、共に５ビツ
ト保持レジスタを形成する一組のフリップフロップすな
わちクオツドＤネガティブ エツジ トリガ・フリップ
フロップ１５９−６及びクリア付ネガティブエツジＤ型
フリップフロップ１５９−７，６人力ＨＡＮＤゲート１
５９−８、及び関連しｔ論理回路を含む。
第３３図は、フロッピィコントローラ４１用のシーケン
サ１６５の詳しいブロック図を示す。この部分は、信号
及び結線がＳＣＳエコントローラ４３でなくフロッピィ
コントローラ４１用でちることを除いて第３１図のブロ
ック図と同一でちる。
サ１６５の詳しいブロック図を示す。この部分は、信号
及び結線がＳＣＳエコントローラ４３でなくフロッピィ
コントローラ４１用でちることを除いて第３１図のブロ
ック図と同一でちる。
この論理回路はフリップフロップ１６１−２３〜１６１
−２７に対応する５つの７リツプフロツゾ１６５−１〜
１６５−５及び対応する関連する論理回路を含む。
−２７に対応する５つの７リツプフロツゾ１６５−１〜
１６５−５及び対応する関連する論理回路を含む。
第３４図はフロッピィコントローラ４１用のシーケンサ
１６５の他の部分の詳細ブロック図を示す。
１６５の他の部分の詳細ブロック図を示す。
この部分は、４つのリセット付ライジング エツジ（ｒ
ｉｓｉｎｇ ｅｄｇｅ） Ｄ型フリップ７０ツブ１６５
−２８〜１６５−３１、プリセット付り型フリップフロ
ップｌ ６５−３２．クリア付フリップフロップ１６５
−３３〜１６５−３５、ネガティブ エツジ トリガ４
ビツトシフトレジスタ１６５−３６．５から１８ナノ秒
間の遅延を与える一組の遅延グー）１６５−３７及び１
６５−３８ を含む。ｔた、３人力ＮＡＮＤグー）
１６５−３９、インバータ１６５−４０，２人力○Ｒグ
ー） １６５−４１．２人力ＮＯＲグー）１６５−４２
．２人力ＮＡＮＤグー） １６５−４３．２人力ＮＯＲ
ゲート１６５−４４、−組の２人力ＮＡｔＪＤゲート１
６５−４５及び１６５−４６、−ｍｏ ２ 人力ｖｒＡ
ｗＤゲート１６５−４７及び１６５−４８、−組のイン
バータ１６５−４９ 及びｔ６５−５０．２人力ＮＡ
ＮＤグー） １６５−５１．２人力ＡＮＤゲート１６５
−５２．２人力Ａ［）グー）１６５−５３．２人力ＮＯ
Ｒゲート１６５−５４．３人力ＮＯＲゲート１６５−５
５、−組の２人力ＯＲグー）１６５−５６及び１６５−
５７、−組の２人力ＮＡＮＤゲート１６５−５８及び１
６５−５９、−組の２人力ＮＡＮＤゲート１６５−６０
及び１６５−６１、−組の２人力ＮＯＲグー） １６５
−・６２及ヒｌ ６５−６３及ヒ３人力ＮＯＲＰ−）
１６５−６４を含む。
ｉｓｉｎｇ ｅｄｇｅ） Ｄ型フリップ７０ツブ１６５
−２８〜１６５−３１、プリセット付り型フリップフロ
ップｌ ６５−３２．クリア付フリップフロップ１６５
−３３〜１６５−３５、ネガティブ エツジ トリガ４
ビツトシフトレジスタ１６５−３６．５から１８ナノ秒
間の遅延を与える一組の遅延グー）１６５−３７及び１
６５−３８ を含む。ｔた、３人力ＮＡＮＤグー）
１６５−３９、インバータ１６５−４０，２人力○Ｒグ
ー） １６５−４１．２人力ＮＯＲグー）１６５−４２
．２人力ＮＡＮＤグー） １６５−４３．２人力ＮＯＲ
ゲート１６５−４４、−組の２人力ＮＡｔＪＤゲート１
６５−４５及び１６５−４６、−ｍｏ ２ 人力ｖｒＡ
ｗＤゲート１６５−４７及び１６５−４８、−組のイン
バータ１６５−４９ 及びｔ６５−５０．２人力ＮＡ
ＮＤグー） １６５−５１．２人力ＡＮＤゲート１６５
−５２．２人力Ａ［）グー）１６５−５３．２人力ＮＯ
Ｒゲート１６５−５４．３人力ＮＯＲゲート１６５−５
５、−組の２人力ＯＲグー）１６５−５６及び１６５−
５７、−組の２人力ＮＡＮＤゲート１６５−５８及び１
６５−５９、−組の２人力ＮＡＮＤゲート１６５−６０
及び１６５−６１、−組の２人力ＮＯＲグー） １６５
−・６２及ヒｌ ６５−６３及ヒ３人力ＮＯＲＰ−）
１６５−６４を含む。
第３５図と第３６図は、Ｗｉｎｃｈｅｓｔｅｒコントロ
ーラ４５用の制御部分（シーケンサ）１６３内の論理回
路を示している。この論理回路は基本的にはＷ工ＮＣＨ
ＥＳＴＥＲコントローラ４５がらのデータ要求入力を受
取シ、かつ出力信号を連続的に発生しＷ工ＮＣＨ３ＴＥ
Ｒコントローラ４５とバッファＲＡＭ４７間に読出し又
は書込みの方向にデータアクセスを発生させる。
ーラ４５用の制御部分（シーケンサ）１６３内の論理回
路を示している。この論理回路は基本的にはＷ工ＮＣＨ
ＥＳＴＥＲコントローラ４５がらのデータ要求入力を受
取シ、かつ出力信号を連続的に発生しＷ工ＮＣＨ３ＴＥ
Ｒコントローラ４５とバッファＲＡＭ４７間に読出し又
は書込みの方向にデータアクセスを発生させる。
第３５図は、リセット付３つのライジング エツジ ト
リガフリップフロップ１６３−１〜１６３−３．３つの
クリア付ネガティブ エラ９）リガＤ型フリップフロッ
プ１６３−４〜１６３−６、インバータ１６３−７．２
人力ＮＯＲグー）１６３−８．３人力ＮＡＮ Ｄグー）
１６３−９．２人カＡＮＤデー） １６３−１０，２人
力ＮＡＮＤ ’７’−） １６３−１１゜２人力ＡＮＤ
ゲート１６３−１２を含む。を之、インバータ１６３
−１３．２人カドｒＡＮＤグー） １６３−１４、−組
の２人力ＮＯＲグー） １６５−１５及び１６５−１６
、インバータ１６３−１７、−組の２人力ＮＡＮＤグー
）１Ｇ３−１７及び１６３−１８及び−組の３人力ＮＡ
ＮＤグー）１６３−１９及び１６３−２０を含む。
リガフリップフロップ１６３−１〜１６３−３．３つの
クリア付ネガティブ エラ９）リガＤ型フリップフロッ
プ１６３−４〜１６３−６、インバータ１６３−７．２
人力ＮＯＲグー）１６３−８．３人力ＮＡＮ Ｄグー）
１６３−９．２人カＡＮＤデー） １６３−１０，２人
力ＮＡＮＤ ’７’−） １６３−１１゜２人力ＡＮＤ
ゲート１６３−１２を含む。を之、インバータ１６３
−１３．２人カドｒＡＮＤグー） １６３−１４、−組
の２人力ＮＯＲグー） １６５−１５及び１６５−１６
、インバータ１６３−１７、−組の２人力ＮＡＮＤグー
）１Ｇ３−１７及び１６３−１８及び−組の３人力ＮＡ
ＮＤグー）１６３−１９及び１６３−２０を含む。
第３６図は、４つのクリア付り型フリップフロップ１６
３−２２〜１６３−２５、−組のセット、すセット付う
イジングエツジＤ型フリップフロップ１６３−２６及び
１６３−２７、クリア付ネガティブエツジＤ型フリップ
７０ツブ１６３−２８、セット入力付うイジングエツジ
Ｄ型フリップフロップ１６３−２９、遅延ゲート１６３
−３０．１１の２ワイド” （ｗｉｄｅ） ２人力○Ｒ
ＮＡＮＤゲー）グー３−３６及び１６３−３７、−組の
３人力ＡＮＤゲート１６３−３８及び１６３−３９．３
人力ＡＮＤグー）１６３−４０．２人力ＮＡＮＤグー）
１６３−４１．２人力ＡＮＤゲート１６３−４２．２人
力ＮＯＲグー）１６３−４３．２人力ＡＮＤゲート１６
３−４４を含む。
３−２２〜１６３−２５、−組のセット、すセット付う
イジングエツジＤ型フリップフロップ１６３−２６及び
１６３−２７、クリア付ネガティブエツジＤ型フリップ
７０ツブ１６３−２８、セット入力付うイジングエツジ
Ｄ型フリップフロップ１６３−２９、遅延ゲート１６３
−３０．１１の２ワイド” （ｗｉｄｅ） ２人力○Ｒ
ＮＡＮＤゲー）グー３−３６及び１６３−３７、−組の
３人力ＡＮＤゲート１６３−３８及び１６３−３９．３
人力ＡＮＤグー）１６３−４０．２人力ＮＡＮＤグー）
１６３−４１．２人力ＡＮＤゲート１６３−４２．２人
力ＮＯＲグー）１６３−４３．２人力ＡＮＤゲート１６
３−４４を含む。
【図面の簡単な説明】
図面において、同じ参照数字は同じ部分を表わす。
第１図はあシきｔりの（従来技術の）データ処理装置の
ブロックダイアダラムである。 第２図はこの発明の教えることに従って構成され几デー
タ処理装置のブロックダイアダラムである。 第３図は第２図に示す該ゲートアレ一部５１のブロック
ダイアダラムでちる。 第４図は第３図に示す該ＳＯＳエワードカウンタ部１３
９の詳細と該５Ｃ３Ｉ装置用ロ一カルアドレスカウンタ
部１４５の一部の概略図でちる。 第５図は第３図に示す該フロッピーワービカウンタ部１
４３の詳細と該フロッピー装置用ローカル７ドレスカウ
ンタ部１４９の一部の概略図である。 第６図は第３図に示す該ウィンチェスタワードカウンタ
部１４’ｌの詳細と該ウィンチェスタ装置用ローカルア
ドレスカウンタ部１４７の一部の概略図でちる。 第７図は第３図に示す該５Ｃ３Ｉ装置用ロ一カルアドレ
スカウンメ部１４５の部分の詳細、該ウィンチェスタ装
置用ローカルアドレスカウンタ部１４７の部分、該フロ
ッピー装置用ローカルアビレスカウンタ１４９の部分の
概略図である。 第８図は１４５−１３と同じであシ、第３図に示す該５
Ｃ３Ｉ装置用ロ一カルアドレスカウンタ部１４５の部分
の詳細の概略図である。 第９図は第３図に示す該ウィンチェスタ装置用ローカル
アビレスカウンタ部１４７の部分の詳細の概略図である
。 第１０図は第３図に示す該フロッピー装置用ローカルア
ドレスカクンタ部１４９の部分の詳細の概略図である。 第１１図は第３図に示す該ローカルメモリバス入力／出
力インターフェイス：１１２５の部分の詳細の概略図で
ある。 第１２図は第３図に示す該ローカルバスバッファアドレ
スレジスタ部１６７の部分の詳細の概略図である。 第１３図は第３図に示す該フロツ♂−人力／出カインタ
ーフエイス部１２３の部分の詳細の概略図である。 第１４図は第３図に示す該マイクロプロセッサ人力／出
力インターフエイス倖≠串希部分の詳細の概略図である
。 第１５図は第３図に示す該ローカルメモリバス入力／出
力インターフェイス部１２５の部分の詳細の概略図であ
る。 第１６図は第３図に示す該バッファＲＡＭ人力／出力イ
ンターフェイス部１２７の部分の詳細の概略図である。 第１７図は第３図に示す該５Ｃ３Ｉ人力／出力インター
フエイス部１１９０部分の詳細の概略図である。 第１８図は第３図に示す該ウィンチェスタ入力 ４／
出力インタ一フエイス部１２１の詳細の概略図である。 第１９図は第３図に示す該ローカルバス制御装置部１５
７の部分の詳細の概略図である。 第２０図は第３図に示す該ローカルバス制御装置部１５
７の別の部分の詳細の概略図である。 第２１図は第３図に示す該ローカルバス制御装置部１５
７の別の部分の詳細の概略図である。 第２２図は２ｇ３図に示す該ローカルバス制御装置部１
５７の別の部分の詳細の概略図である。 第２３図は第３図に示す該マイクロプロセッサアドレス
レジスタ部１２９の詳細の概略図である。 第２４図は第３図に示す核読出し−Ｘ／書込み−ＸＸバ
ッファアビレスラッチ１６９の詳細の概略略図である。 第２５図は第３図に示す該マイクロプロセッサ状態レジ
スタ部１５１と該は−ジアトゝレスレジスタ部１３１の
概略図である。 第２６図は第３図に示す該５Ｃ３Ｉ装置用バッファアド
レスレジスメ部１３５の概略図である。 第２７図は第３図に示す該ウインチェスメ装置用バツフ
ァアドレスレジスメ部１３３の概略図である。 第２８図は第３図に示す該フロッピー装置用／；ツファ
アドレスレジスタ部１３７の概略図である。 第２９図は第３図に示す該８０１８６制御装置部１３５
の概略図である。 第３０図は第３図に示す該５Ｃ３Ｉ制御装置部１６１（
シーケンサ）の部分の概略図である。 第３１図は第３図に示す該５Ｃ３Ｉ制御装置部１６１（
シーケンサ）の別の部分の詳細の概略図である。 第３２図は第３図に示す該バッファＲＡＭ７−バタ（ａ
ｖｂｉｔｅｒ） 部１５９の詳細の概略図である。 第３３図は第３図に示す該フロッピー制御装置部１６５
（シーケンサ）の部分の詳細の概略図である。 第３４図は第３図に示す該フロッピー制御装置部１６５
（シーケンサ）の別の部分の詳細の概略図である。 第３５図は第３図に示す該ウィンチェスタ制御装置部１
６３（シーケンサ）の部分の詳細の概略図である。 第３６図は第３図に示す該ウィンチェスタ制御装置部１
６３（シーケンサ）の別の部分の詳細の概略図である。 （外５名） 手続補正書く方式） 昭和６２年 ４月７０日
ブロックダイアダラムである。 第２図はこの発明の教えることに従って構成され几デー
タ処理装置のブロックダイアダラムである。 第３図は第２図に示す該ゲートアレ一部５１のブロック
ダイアダラムでちる。 第４図は第３図に示す該ＳＯＳエワードカウンタ部１３
９の詳細と該５Ｃ３Ｉ装置用ロ一カルアドレスカウンタ
部１４５の一部の概略図でちる。 第５図は第３図に示す該フロッピーワービカウンタ部１
４３の詳細と該フロッピー装置用ローカル７ドレスカウ
ンタ部１４９の一部の概略図である。 第６図は第３図に示す該ウィンチェスタワードカウンタ
部１４’ｌの詳細と該ウィンチェスタ装置用ローカルア
ドレスカウンタ部１４７の一部の概略図でちる。 第７図は第３図に示す該５Ｃ３Ｉ装置用ロ一カルアドレ
スカウンメ部１４５の部分の詳細、該ウィンチェスタ装
置用ローカルアドレスカウンタ部１４７の部分、該フロ
ッピー装置用ローカルアビレスカウンタ１４９の部分の
概略図である。 第８図は１４５−１３と同じであシ、第３図に示す該５
Ｃ３Ｉ装置用ロ一カルアドレスカウンタ部１４５の部分
の詳細の概略図である。 第９図は第３図に示す該ウィンチェスタ装置用ローカル
アビレスカウンタ部１４７の部分の詳細の概略図である
。 第１０図は第３図に示す該フロッピー装置用ローカルア
ドレスカクンタ部１４９の部分の詳細の概略図である。 第１１図は第３図に示す該ローカルメモリバス入力／出
力インターフェイス：１１２５の部分の詳細の概略図で
ある。 第１２図は第３図に示す該ローカルバスバッファアドレ
スレジスタ部１６７の部分の詳細の概略図である。 第１３図は第３図に示す該フロツ♂−人力／出カインタ
ーフエイス部１２３の部分の詳細の概略図である。 第１４図は第３図に示す該マイクロプロセッサ人力／出
力インターフエイス倖≠串希部分の詳細の概略図である
。 第１５図は第３図に示す該ローカルメモリバス入力／出
力インターフェイス部１２５の部分の詳細の概略図であ
る。 第１６図は第３図に示す該バッファＲＡＭ人力／出力イ
ンターフェイス部１２７の部分の詳細の概略図である。 第１７図は第３図に示す該５Ｃ３Ｉ人力／出力インター
フエイス部１１９０部分の詳細の概略図である。 第１８図は第３図に示す該ウィンチェスタ入力 ４／
出力インタ一フエイス部１２１の詳細の概略図である。 第１９図は第３図に示す該ローカルバス制御装置部１５
７の部分の詳細の概略図である。 第２０図は第３図に示す該ローカルバス制御装置部１５
７の別の部分の詳細の概略図である。 第２１図は第３図に示す該ローカルバス制御装置部１５
７の別の部分の詳細の概略図である。 第２２図は２ｇ３図に示す該ローカルバス制御装置部１
５７の別の部分の詳細の概略図である。 第２３図は第３図に示す該マイクロプロセッサアドレス
レジスタ部１２９の詳細の概略図である。 第２４図は第３図に示す核読出し−Ｘ／書込み−ＸＸバ
ッファアビレスラッチ１６９の詳細の概略略図である。 第２５図は第３図に示す該マイクロプロセッサ状態レジ
スタ部１５１と該は−ジアトゝレスレジスタ部１３１の
概略図である。 第２６図は第３図に示す該５Ｃ３Ｉ装置用バッファアド
レスレジスメ部１３５の概略図である。 第２７図は第３図に示す該ウインチェスメ装置用バツフ
ァアドレスレジスメ部１３３の概略図である。 第２８図は第３図に示す該フロッピー装置用／；ツファ
アドレスレジスタ部１３７の概略図である。 第２９図は第３図に示す該８０１８６制御装置部１３５
の概略図である。 第３０図は第３図に示す該５Ｃ３Ｉ制御装置部１６１（
シーケンサ）の部分の概略図である。 第３１図は第３図に示す該５Ｃ３Ｉ制御装置部１６１（
シーケンサ）の別の部分の詳細の概略図である。 第３２図は第３図に示す該バッファＲＡＭ７−バタ（ａ
ｖｂｉｔｅｒ） 部１５９の詳細の概略図である。 第３３図は第３図に示す該フロッピー制御装置部１６５
（シーケンサ）の部分の詳細の概略図である。 第３４図は第３図に示す該フロッピー制御装置部１６５
（シーケンサ）の別の部分の詳細の概略図である。 第３５図は第３図に示す該ウィンチェスタ制御装置部１
６３（シーケンサ）の部分の詳細の概略図である。 第３６図は第３図に示す該ウィンチェスタ制御装置部１
６３（シーケンサ）の別の部分の詳細の概略図である。 （外５名） 手続補正書く方式） 昭和６２年 ４月７０日
Claims (6)
- （１）局部メモリバスと、前記局部メモリバスに接続さ
れた主メモリと、前記主メモリバスに接続されたホスト
中央処理装置（ＣＰＵ）と、複数の入出力装置を前記局
部メモリバスとインタフェースする入出力コントローラ
とを備えたデータ処理システムにおいて、 前記入出力コントローラが （ａ）複数の入出力ディバイスコントローラを備え、入
出力コントローラが少なくとも１つの入出力ディバイス
に接続されることと、 （ｂ）マイクロプロセッサと、 （ｃ）前記マイクロプロセッサ用のプログラムをストア
しかつ前記入出力ディバイスからのデータを一時的にス
トアするバッファメモリと、 （ｄ）前記入出力ディバイスコントローラを前記局部メ
モリバスとインタフェースする手段とを備えたことを特
徴とするデータ処理システム。 - （２）前記入出力ディバイスコントローラを前記局部メ
モリバスにインタフェースする手段がゲートアレイとし
て備えられた特許請求の範囲第（１）項に記載のデータ
処理システム。 - （３）前記ゲートアレイが、バッファメモリのアクセス
における優先順位を形定するために前記局部メモリバス
、マイクロプロセッサ及び入出力ディバイスコントロー
ラ間の調停をするバッファＲＡＭアービツク部分を構成
するために配置された複数のゲートを含む特許請求の範
囲第（２）項に記載のデータ処理システム。 - （４）前記ゲートアレイが前記マイクロプロセッサから
受信した全ての信号の符号化において使用されるデコー
ダを構成するために配置された複数のゲートを含む特許
請求の範囲第（３）項に記載のデータ処理システム。 - （５）前記ゲートアレイが、前記局部メモリバスのアク
セスにおける優先度を決定するために前記入出力ディバ
イスコントローラ間の調停を含む機能を実行する局部バ
ス制御部分を構成するために配置された複数のゲートを
含む特許請求の範囲第（４）項に記載のデータ処理シス
テム。 - （６）前記入出力ディバイスコントローラがフロッピイ
ディバイスコントローラ、ウインチエスタディバイスコ
ントローラ、及びシステム通信標準インタフェースバス
コントローラを含む特許請求の範囲第（５）項に記載の
データ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/798,560 US4987530A (en) | 1985-11-15 | 1985-11-15 | Input/output controller for a data processing system |
| US798560 | 1985-11-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62216061A true JPS62216061A (ja) | 1987-09-22 |
Family
ID=25173716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61271658A Pending JPS62216061A (ja) | 1985-11-15 | 1986-11-14 | デ−タ処理システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4987530A (ja) |
| EP (1) | EP0231595A3 (ja) |
| JP (1) | JPS62216061A (ja) |
| AU (2) | AU591195B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5123092A (en) * | 1988-10-21 | 1992-06-16 | Zenith Data Systems Corporation | External expansion bus interface |
| JPH02158824A (ja) * | 1988-12-12 | 1990-06-19 | Nippon I B M Kk | ディスク装置の記憶制御装置 |
| EP0375900A3 (en) * | 1988-12-29 | 1991-09-18 | International Business Machines Corporation | Computer system |
| CA1323450C (en) * | 1989-02-06 | 1993-10-19 | Larry K. Loucks | Depth buffer clipping for window management |
| US5131081A (en) * | 1989-03-23 | 1992-07-14 | North American Philips Corp., Signetics Div. | System having a host independent input/output processor for controlling data transfer between a memory and a plurality of i/o controllers |
| JP2545482B2 (ja) * | 1990-03-15 | 1996-10-16 | 富士通株式会社 | インタ―フェイス装置の転送パラメ―タ設定方法 |
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| EP0990980B1 (en) * | 1990-11-09 | 2003-03-12 | Seagate Technology LLC | Multiple microcontroller hard disk drive control architecture |
| US5261058A (en) * | 1990-11-09 | 1993-11-09 | Conner Peripherals, Inc. | Multiple microcontroller hard disk drive control architecture |
| US5379381A (en) * | 1991-08-12 | 1995-01-03 | Stratus Computer, Inc. | System using separate transfer circuits for performing different transfer operations respectively and scanning I/O devices status upon absence of both operations |
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| US5450599A (en) * | 1992-06-04 | 1995-09-12 | International Business Machines Corporation | Sequential pipelined processing for the compression and decompression of image data |
| US5289577A (en) * | 1992-06-04 | 1994-02-22 | International Business Machines Incorporated | Process-pipeline architecture for image/video processing |
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-
1985
- 1985-11-15 US US06/798,560 patent/US4987530A/en not_active Expired - Fee Related
-
1986
- 1986-11-11 AU AU65001/86A patent/AU591195B2/en not_active Ceased
- 1986-11-12 EP EP86308824A patent/EP0231595A3/en not_active Ceased
- 1986-11-14 JP JP61271658A patent/JPS62216061A/ja active Pending
- 1986-11-24 AU AU65601/86A patent/AU6560186A/en not_active Abandoned
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| AU6560186A (en) | 1987-05-21 |
| EP0231595A2 (en) | 1987-08-12 |
| AU6500186A (en) | 1987-05-21 |
| US4987530A (en) | 1991-01-22 |
| AU591195B2 (en) | 1989-11-30 |
| EP0231595A3 (en) | 1989-02-15 |
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