JPS62214441A - プロセツサのホルト制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段　（第１図）作用 実施例 （１１１一実施例の説明　（第２図、第３図）（ｂｌ他
の実施例の説明 発明の効果 〔概要〕 命令を逐次読出し実行するプロセ・ノサにおけるホルト
命令の実行のためのホルト制御方式におｌ、Ｎて、ホル
ト命令に応じて外部へ同期信号を発生し且つホルト時間
がロードされるホルト回路を設けることによって、外°
部へホルト実行中を通知し且つホルト時間を任意に設定
できるようにしたちのである。

〔産業上の利用分野〕

本発明は、マイクロプロセッサにおいて外部からのアク
セスを行わせるべく命令実行動作を一時中断させるため
のホルト制御方式に関し、特にデジタルシグナルプロセ
ッサの如き演算専用プロセッサにおいてプログラムの自
由度を持たせることのできるホルト制御方式に関する。

信号処理用プロセッサとして広くデジタルシグナルプロ
セッサ（以下ＤＳＰと称す）が用いられている。ＤＳＰ
は外部から与えられたデータをプログラムに従って演算
するものであり、他のマイクロプロセッサに比し、演算
のみを行うように構成されているから、それだけ演算速
度を早くするごとができる。

このようなりＳＰにおいては、処理すべきデータは内蔵
するメモリに外部から書込まれ、処理したデータは外部
からメモリをリードすることによって行われる外部メモ
リアクセス形式のものである。

このため、処理の終了後又は処理の開始前に外部からの
メモリアクセスを許可すべ（動作を停止するホルト制御
が必要となる。

〔従来の技術〕　　゛ 従来のプロセッサ（ＤＳＰ）は第４図に示す如＜、ＲＡ
Ｍ　（ランダムアクセスメモ１月で構成されたメモリ３
と、レジスタ、乗算器、加算器、アキュムレータ等で構
成された演算部２と、データ等の入出力のための入出力
制御部４と、これらを命令に応じて制御するシーケンス
制御部１と、内部バス５とを有している。

シーケンス制御部１は、クロックＣＬに応じて歩進する
プログラムカウンタ１０と、処理プログラムを構成する
各命令を格納した命令ＲＯＭ　＜リードオンリーメモリ
）１１と、命令１’？０Ｍ１１から読出した命令（及び
データ）を記憶するインストラクションレジスタ１２と
、インストラクションレジスタ１２の内容を解読して制
御信号８１〜Ｓ３を発する命令デコード部１３と、ゲー
ト部１４で構成されており、プログラムカウンタ１０の
内容に対応する命令ＲＯＭ１１の命令を読出し、インス
トラクションレジスタ１２に記憶して命令デコード部１
３が解読し、ＲＡＭ３、演算部２、人出力制御部４を制
御して命令を実行する。

このようなりＳＰにおいては、ＲＡＭ３に書込まれたデ
ータを演算部２が演算処理して、ＲＡＭ３に書込むとい
う動作を繰り返して処理を実行するため、外部からＲＡ
Ｍ３に処理すべきデータの書込みとＲＡＭ３の処理され
たデータの読出しが必要となる。このため、命令ＲＯＭ
に格納するプログラム中に、予めＲＡＭ３へのリード／
ライトの必要時点にホルト命令を記述しておき、命令デ
コード部１３がホルト命令を受けると、動作停止すべく
、プログラムカウンタ１０のクロックＣＬの入力をゲー
ト１４を閉じることによって禁止し、プログラムカウン
タ１０の歩進を停止するようにしている。

即ら、第５図に示す如く、処理の１サイクル中のＲＡＭ
３へのアクセス必要時、例えば処理１の終了時にホルト
命令を設けておき、ホルト命令によってゲート１４を閉
じるゲート＜＝号ＧＳを命令デコード部１３が発生する
ようにしていた。

一方、外部装置においては、タイミング回路を設は処理
ｌの終了時を予測しく即ちプログラムの実行時間を計算
し）、その時間に入出力制御部４を介しメモリ３ヘアク
セスを行い、アクセス終了によってタイミング信号ＴＳ
を落とし、ごれをＤＳＰの命令デコード部１３に与えて
、ホルトを解除し、命令デコード部１３によってゲート
信号ＧＳを落とし、ゲート１４を開いて、プログラムカ
ウンタ１０のクロックＣＬの入力を許可し、処理２の命
令の実行を行わせるようにしていた。

［発明が解決しようとする問題点〕 このような、従来のホルト制御方式においては、外部装
置がプログラムの実行時間を計算し、ＤＳＰがホルト状
態にあることを予測して、メモリ３ｒへのアクセスを行
うものであった。

従って、ＤＳＰの命令ＲＯＭ内のプ［Ｊグラムのデバッ
グ、修正に伴い係る実行時間が変化する場合には、外部
回路のタイミング発生時間も変更する必要があるという
問題があり、最悪の場合には、外部回路自体を変更し直
す必要が生じるという問題もあった。

本発明は、プロセッサよりホルト状態を通知し、且つホ
ルト時間を任意に設定できるようにして、係るプログラ
ムのデバッグ、修正によっても外部回路の変更を必要と
することのないプロセッサのホルト制御方式を提供する
ことを目的とする。

〔問題点を解決するための手段］ 第１図は本発明の原理説明図である。

図中、第４図で示したものと同一のものは同一の記号で
示してあり、６はホルト回路であり、シーケンス制御部
ｌのホルト命令の読出しにより、ホルト時間がロードさ
れ且つ外部に同期信号５ＹＮＣを発するものであり、係
るホルト時間シーケンス制御部１の命令実行動作を停止
するものである。

〔作用〕

本発明では、ホルト回路６の同期信号５ＹＮＣによって
プロセッサからホルト状態にあることを外部へ通知する
ことができ、従って外部回路は同期信号５ＹＮＣによっ
てメモリアクセスを開始すればよく、特別のタイミング
発生を要しない。

又、外部回路のアクセスに要する時間分に相当するホル
ト時間がロードされ、このホルト時間動作を停止させる
ので、外部回路のアクセスに支障をきたすこともない。

このため、プロセッサのプログラムを必要に応じて自由
に変更でき、外部とのタイミングに左右されず、プログ
ラム作成の自由度を増加させることができる。

尚、ホルト時間は、ホルト命令のデータ部又はメモリ３
に格納しておけばよい。

〔実施例〕

（ａ）一実施例の説明 第２図は本発明の一実施例構成図である。

図中、第１図及び第４図で示したものと同一のものは同
一の記号で示してあり、６０はカウンタであり、命令デ
コード部１３のホルト命令解読によって、ロード信号Ｌ
Ｄが与えられ、インストラクションレジスタ１２のホル
ト命令のデータ部のホルト時間Ｔｈがロードされるもの
、６１は零検出部であり、カウンタ６０の値が零でない
ことを検出し、カウンタ６０にカウントイネーブル信号
を発し、且つカウンタ６０が零でない間同期信号５ＹＮ
Ｃを命令デコード部１３、外部へ与えるもの、６２はイ
ンバータであり、零検出器６１の出力同期信号５ＹＮＣ
を反転するもの、６３はゲー！・であり、ＮＡＮＤゲー
トで構成され、インバークロ２の反転同期信号５ＹＮＣ
によって閉じ、システムクロックＣＬをシーケンス制御
部１のゲート１４に与えるのを禁止するためのものであ
る。

第３図は本発明の一実施例動作説明図である。

システムクロック５ＹＣＬはゲート６３．１４を通りプ
ログラムカウンタ１０を歩進させ、プログラムカウンタ
１０の値に対応した命令ＲＯＭ　ｌｌの命令がインスト
ラクションレジスタ１２に読出され、命令デコード部１
３でデコードされメモＩＪ　３、演算部２がｉ＋Ｊ御さ
れ、命令の実行が行われ、処理が進行する。

このようにして命令が逐次読出され、命令が実行されて
いく内に、ホルト命令が読出されると、命令デコード部
１３よりデコードによりカウンタ６０にロード信号ＬＤ
が与えられ、インストラクションレジスタ１２のホルト
時間Ｔｈがカウンタ６０にロードされる。この零でない
値のロードによって零検出部６１は、カウンタ６０にカ
ウントイネーブル信号を与え、カウンタ６０はシステム
クロック５ＹＣＬのカウントを開始する。

零検出部６１はこれによって、同期信号５ＹＮＣを発し
、命令デコード部１３に与え、命令デコード部１３はこ
れによって内部バス５を解放し且つ制御信号の送出のデ
ィスエーブル（禁止）を行う。この同期信号５ＹＮＣは
インバータ６２を介しゲート６３を閉じ、従ってシーケ
ンス制御部１へのシステムクロック入力が禁止され、プ
ログラムカウンタ１０は歩進せず、プロセッサは動作停
止状態とする。

一方、外部回路は同期信号５ＹＮＣが入出力制御部４よ
り与えられ、同期信号の立上りを検出し、それをトリガ
としてプロセッサのメモリ３に対し入出力制御部４、内
部バス５を介しアクセスする。

前述のカウンタ６０はシステムクロック５ＹＣＬのアン
プ又はダウンカウントを継続し、カウンタ６０の値が零
となると、即ちホルト時間Ｔｈが経過すると、零検出器
６１はこれを検出して、カウントイネーブル信号をオフ
とし、カウンタ６０の動作を停止させるとともに同期信
号５ＹＮＣを落とす。

これによって、命令デコード部１３の内部バス５の解放
及び制御信号のディスエーブルは解除され、旦つゲート
６３が開放される。

従って、プログラムカウンタ１０へのシステムクロック
５ＹＣＬの人力が再開され、命令デコード部１３も解除
されるから、命令ＲＯＭＩＩの命令の実行による処理が
行われる。

このホルト時間Ｔｈは命令ＲＯＭＩＩ内のプログラムに
よって自由に設定でき、外部回路のアクセスに必要な時
間に応じて自由にプログラノ、できる。

このようにして、ホルト命令に応じてプロセッサを停止
状態とするとともに、これを外部へ通知し、プロセッサ
のホルト状態に同期したアクセスを可能とする。

又、ホルト時間は、外部のアクセス時間に応じて自由に
設定でき、プロセッサからの同期信号５ＹＮＣに同期し
て外部がアクセスしても、アクセス時間が保証される。

従って、外部回路は、プロセッサのプログラムの実行時
間等に影響されずデータの人出力を確実に行うことがで
きる。

尚、命令デコード部１３のゲート信号によってゲート１
４を閉じるようにしているのは、命令の種類によって１
クロツクで命令実行できない場合もあるので、これらの
場合にプログラムカウンタｌＯの進行を停止させるため
である。

（ｂｌ他の実施例の説明 上述の実施例では命令ＲＯＭＩＩの命令内のデータ部に
ホルト時間Ｔ　ｋ＋を設けているが、メモリ３に設け、
ホルト命令の解読によって、命令デコード部１３がメモ
リ３のホルト時間Ｔｈをカウンタ６０にロードするよう
にしてもよい。

又、前述の実施例ではｌサイクルの処理１と処理２との
間でデータ入出力を行うべくホルト命令を設けているが
、処理の内容に応じて選択でき、１サイクル内の終了時
又は開始時等必要に応じ選択できる。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

以上説明した様に、本発明によれば、ホルト命令に応じ
て外部へ同期信号を発生しているので、外部装置はプロ
センサの処理時間に影響されずに、プ［：Ｊセンサー＼
のデータの入出力を行うことができるという効果を奏し
、又、ホルト時間も外部のアクセス時間を考慮して設定
できるので、確実にデータの人出力を行うことができる
という効果も奏し、特にデジタルシグナルプロセッサの
外部回路及びプログラムの自由度を増加することに寄与
する。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例構成図、 第３図は本発明の一実施例動作説明図、第４図は従来の
プロセッサの構成図、 第５図は従来技術の説明図である。 図中、１−　シーケンス制御部、 ２＝−演算部、 ３−　メモリ、゛ ４−人出力制御部、 ６−ホルト回路。

Claims (1)

1. 【特許請求の範囲】 演算部（２）と、メモリ（３）と、入出力制御部（４）
   と、シーケンス制御部（１）とを含み、該シーケンス制
   御部（１）が、 命令を逐次読出し、該命令をデコードして該演算部（２
   ）及び該メモリ（３）を制御して該命令を実行するプロ
   セッサにおいて、 該シーケンス制御部（１）のホルト命令の読出しに応じ
   てホルト時間がロードされるとともに外部に同期信号を
   発するホルト回路（６）を設け、該ホルト回路（６）は
   、該ロードされたホルト時間該シーケンス制御部（１）
   の命令実行動作を停止するようにしたことを 特徴とするプロセッサのホルト制御方式。