JPS62214440A - Undefined instruction monitor system - Google Patents
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- JPS62214440A JPS62214440A JP61056907A JP5690786A JPS62214440A JP S62214440 A JPS62214440 A JP S62214440A JP 61056907 A JP61056907 A JP 61056907A JP 5690786 A JP5690786 A JP 5690786A JP S62214440 A JPS62214440 A JP S62214440A
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、マイクロプロセッサ（ＨＰＵ）がフェッチす
る命令語を監視する方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a method for monitoring instruction words fetched by a microprocessor (HPU).
（従来の技術）
従来のＨＰＵは、命令コードにない命令（未定義命令）
を読込むと、通常知られていない動作をするので、シス
テムの誤動作に繋がる危険性があった。このため、最近
ではＨＰＵのフェッチする命令語を監視し、未定義命令
の場合は、ＨＰＵに割込をかける等の異常処理を行なう
回路が開発され、その回路はＨＰＵの内部或いは外部に
設けられるようになった。第５図に従来め構成図の一例
を示す。(Prior art) Conventional HPUs use instructions that are not in the instruction code (undefined instructions).
When loaded, it performs an operation that is not normally known, so there was a risk that it could lead to system malfunction. For this reason, recently, a circuit has been developed that monitors the instruction word fetched by the HPU and performs abnormal processing such as interrupting the HPU in the case of an undefined instruction, and this circuit is installed inside or outside the HPU. It became so. FIG. 5 shows an example of a conventional configuration diagram.
ここで従来の未定義命令監視回路２０２は、解読器１０
６、デコード回路（２）１０７、ゲート回路２０３で構
成されている。データバス１１３は解読器１０Ｂに入力
され、未定義命令の場合は「１」、そうでない場合はｒ
ＯＪが出力される。又、コントロールバス１１１はデコ
ード回路（２）１０７に入力され、ＨＰＵのステータス
がオペコードフェッチの状態にある時に「１」、それ以
外の状態では「Ｏ」が出力される。ゲート回路２０３は
、解読器１０６及びデコード回路（２）１０７からの信
号が両方共「１」の時、ＨＰＵ１０１へ割込をかける。Here, the conventional undefined instruction monitoring circuit 202 includes the decoder 10
6. Consists of a decoding circuit (2) 107 and a gate circuit 203. The data bus 113 is input to the decoder 10B and is set to "1" if it is an undefined instruction, otherwise r
OJ is output. Further, the control bus 111 is input to the decoding circuit (2) 107, and when the HPU status is in the operation code fetch state, "1" is output, and in other states, "O" is output. The gate circuit 203 interrupts the HPU 101 when the signals from the decoder 106 and the decoding circuit (2) 107 are both "1".
従って、ＨＰＩＩ １０１が未定義命令をフェッチした
時は、解読器１０６から「１」、デコード回路（２）１
０７から「１」が出力され、出力信号２０３ａによりＨ
ＰＵ １０１へ割込がかけられる。この割込によりＨＰ
Ｕ １０１は、異常処理ルーチンを実行し、警報等の出
力を行なうことが出来る。Therefore, when the HPII 101 fetches an undefined instruction, the decoder 106 outputs "1" and the decode circuit (2) 1
"1" is output from 07, and the output signal 203a makes it H.
An interrupt is placed on PU 101. This interruption causes the HP
The U 101 can execute an abnormality processing routine and output warnings and the like.
（発明が解決しＪ：うとする問題点）
上記した従来の方法は、単に未定義命令を検出し、異常
処理を行なうのみであるため、ユーザ（ＨＰＵのプログ
ラムを製作する者）は、通常未定義命令を使うことは許
されない。(Problems to be Solved by the Invention) The conventional method described above simply detects undefined instructions and performs abnormal processing. It is not allowed to use definition commands.
本発明は上記問題点を解決するためになされたものであ
り、ユーザがＨＰｔｌの内部構造を変えることなしに未
定義命令をシステム制御用命令として使用することを可
能にし、ＨＰＵを本来の能力を超えて活用できる未定義
命令監視方式を提供することを目的としている。The present invention was made in order to solve the above problems, and allows the user to use undefined instructions as system control instructions without changing the internal structure of HPtl, thereby enhancing the original capabilities of the HPU. The purpose is to provide an undefined command monitoring method that can be used in many ways.
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するための本発明の構成を、実施例に対
応する第１図を用いて説明すると、ＨＰＵ １０１とデ
ータバス１１３との間に設けた切替回路１０３と、解読
器１０６が未定義命令を検出した場合に、この未定義命
令がＨＰＵ １０１に読込まれるのを禁止するＮＯＰ命
令を出力するＮＯＰ命令生成器１０４と、未定義命令検
出後、次の定義命令がフェッチされた直後に出力を出す
ゲート回路（２）１０９を備えている。[Structure of the Invention] (Means for Solving the Problems) The structure of the present invention for achieving the above object will be explained using FIG. 1 corresponding to the embodiment. A switching circuit 103 provided in between, a NOP instruction generator 104 that outputs a NOP instruction that prohibits the undefined instruction from being read into the HPU 101 when the decoder 106 detects an undefined instruction; A gate circuit (2) 109 is provided that outputs an output immediately after the next definition instruction is fetched after the definition instruction is detected.
（作用）
未定義命令の場合は、解読器１０６からの出力により、
ＮＯＰ命令をＨＰＵに送る切替回路１０３を設けること
により未定義命令がＨＰＵに読込まれることを禁止し、
又、未定義命令検出後、次の定義請合がフェッチされた
直後に出力を出すゲート回路１０９を設けることにより
、各未定義命令に対応した制御出力を出すようにしてい
る。(Operation) In the case of an undefined instruction, the output from the decoder 106
By providing a switching circuit 103 that sends a NOP instruction to the HPU, undefined instructions are prohibited from being read into the HPU,
Further, by providing a gate circuit 109 that outputs an output immediately after the next definition request is fetched after detecting an undefined instruction, a control output corresponding to each undefined instruction is output.
（実施例） 以下図面を参照して実施例を説明する。(Example) Examples will be described below with reference to the drawings.
第１図は、本発明による未定義命令監視方式を説明する
ための一実施例の構成図である。本実施例における未定
義命令監視回路１０２は、切替回路１０３、ＨＯＰ命令
生成器１０４、デコード回路（１）１０５、ｗＩ読１１
０Ｂ、デコード回路（２）１０７、ゲート回路（１）１
０８、ゲート回路（２）１０９より成る。FIG. 1 is a block diagram of an embodiment for explaining an undefined instruction monitoring method according to the present invention. The undefined instruction monitoring circuit 102 in this embodiment includes a switching circuit 103, a HOP instruction generator 104, a decoding circuit (1) 105, and a wI reader 11.
0B, decode circuit (2) 107, gate circuit (1) 1
08, consists of gate circuit (2) 109.
切替回路１０３、デコード回路（１）１０５、ｗｌ、読
器１０６はデータバス１１３に接続され、デコード回路
（２）１０７はコントロールバス１１１に接続されてい
る。The switching circuit 103, the decoding circuit (1) 105, wl, and the reader 106 are connected to the data bus 113, and the decoding circuit (2) 107 is connected to the control bus 111.
ＨＰＵ １０１は、コントロールバス１１１、アドレス
バス１１２に直接接続され、又、データバス１１３とは
、切替回路１０３を介して接続されている。The HPU 101 is directly connected to a control bus 111 and an address bus 112, and is also connected to a data bus 113 via a switching circuit 103.
ここで、デコード回路（２）１０７は、コントロールバ
ス１１１の信号を入力し、ＨＰＵがオペフェッチ状態の
時、出力「１」を出す。解読器１０６は、データバス１
１３の信号を入力し、それが未定義命令のコードに相当
する場合は「１」を、そうでない場合は「０」を出力す
る。ゲート回路（１）１０８は、解１ｔＺ１０Ｇとデコ
ード回路（２）１０７の出力が共に「１」、即ち、ＨＰ
ｕが未定義命令をフェッチした時に出力信号１０８ａを
「１］に覆る。その後、解読器１０６の出力が「０」、
デコード回路（２）１０７の出力が「１」になった時の
立下がりエッヂで出力信号１０８ｂを「１」にする。Here, the decoding circuit (2) 107 inputs the signal of the control bus 111 and outputs an output "1" when the HPU is in the operation fetch state. The decoder 106 uses the data bus 1
13 is input, and if it corresponds to the code of an undefined instruction, it outputs "1", otherwise it outputs "0". In the gate circuit (1) 108, both the output of the solution 1tZ10G and the output of the decoding circuit (2) 107 are "1", that is, HP
When u fetches an undefined instruction, it changes the output signal 108a to "1".Then, the output of the decoder 106 becomes "0",
The output signal 108b is set to "1" at the falling edge when the output of the decoding circuit (2) 107 becomes "1".
即ち、出力信号１０８ｂは、ＨＰＵ １０１が未定義命
令をフェッチした後、次に定義命令をフェッチし終って
から「１」になる。この信号は、タイマにより一定時間
「１」を保った後「０」に戻る。That is, the output signal 108b becomes "1" after the HPU 101 fetches the undefined instruction and then finishes fetching the defined instruction. This signal is kept at "1" for a certain period of time by a timer and then returns to "0".
切替回路１０３は、出力信号１０８ａが［１］の時、Ｎ
ＯＰ命令生成器１０４からのデータバス１１４をＨＰＵ
ｌｏｌからデータバス１１５に接続し、出力信号１０８
ａが「０」の時、データバス１１３をＨＰｔｌからのデ
ータバス１１５に接続する。When the output signal 108a is [1], the switching circuit 103
The data bus 114 from the OP instruction generator 104 is connected to the HPU
lol to data bus 115 and output signal 108
When a is "0", data bus 113 is connected to data bus 115 from HPtl.
デコード回路（１）１０５は、出力信号１０８ａが「１
」の時、データバス上の信号、即ち、未定義命令コード
をデコードして出力する。この出力は、次に出力信号１
０８ａが「１」になるまで保持される。The decoding circuit (1) 105 has an output signal 108a of “1”.
'', the signal on the data bus, that is, the undefined instruction code, is decoded and output. This output is then used as output signal 1
It is held until 08a becomes "1".
ゲート回路（２）１０９は、出力信号１０８ｂがＨＰｔ
ｌ １０１の時、デコード回路（１）１０５の出力信号
を外部に出力する。The gate circuit (2) 109 has an output signal 108b of HPt.
When l 101, the output signal of the decoding circuit (1) 105 is output to the outside.
ＮＯＰ命令生成器１０４は、ＨＰＩＩの非実行命令コー
ドをデータバス１１４に出力している。The NOP instruction generator 104 outputs an HPII non-executable instruction code to the data bus 114.
以下にＨＰＵ １０１のステータスを３通りの場合に分
ｔブで、回路の動作を説明する。Below, the operation of the circuit will be explained in detail for three different statuses of the HPU 101.
■ＨＰＵがオペフェッチ以外のステータスにある時、デ
コード回路（２１１０７の出力は「０」、従ってゲー′
１−回路（１）１０８の出力信号１０８ａも「Ｏ」、故
に切替回路１０３はＨＰＵからのデータバス１１５とデ
ータバス１１３を接続している。デコード回路（１）１
０５の出力は、まだ一度も未定義命令をフェッチしてい
ない時は不確定であり、即に未定義命令をフェッチした
ことがある場合は、その時のデコード出力か保持されて
いる。又、出力信号１０８ｂら「０」であるため、ゲー
ト回路（２）１０９の出力も出ていない。■When the HPU is in a status other than operation fetch, the output of the decoding circuit (21107 is “0”, so the game
The output signal 108a of the 1-circuit (1) 108 is also "O", so the switching circuit 103 connects the data bus 115 and data bus 113 from the HPU. Decode circuit (1) 1
The output of 05 is undefined when no undefined instruction has been fetched yet, and when an undefined instruction has been fetched immediately, the decoded output at that time is held. Further, since the output signals 108b and the like are "0", the output of the gate circuit (2) 109 is also not output.
■定義命令をフェッチした場合、
デコード回路（２）１０７は、フェッチステータスであ
るため「１」を出力し、解読器１０６は定義命令である
ため「０」を出力する。従って、ゲート回路（１）１０
８の出力化＠１０８ａはｒＯＪとなり、■の場合と同様
、ＨＰｕからのデータバス１１５は、データバス１１３
と接続されている。又、出力化ｇ １ｏａｂは、もしＨ
ＰＵがこの命令のフェッチの＋ｉｆｆに、未定義命令を
フェッチしていた場合は「１」になり、ゲート回路（２
）１０９はデコード回路（１）１０５へ出力信号を出力
し、そうでない場合は■と同様、出力信号１０８ｂはｒ
ＯＪであるため、ゲート回路（２）１０９のゲートは閉
じている。(2) When a definition instruction is fetched, the decode circuit (2) 107 outputs "1" because it is a fetch status, and the decoder 106 outputs "0" because it is a definition instruction. Therefore, gate circuit (1) 10
The output of 8 @108a becomes rOJ, and as in the case of ①, the data bus 115 from HPu becomes the data bus 113.
is connected to. Also, the output g 1oab is if H
If the PU has fetched an undefined instruction in +iff of this instruction fetch, it will be "1" and the gate circuit (2
) 109 outputs an output signal to the decoding circuit (1) 105, and if not, the output signal 108b is r
Since it is OJ, the gate of gate circuit (2) 109 is closed.
■未定義命令をフェッチした場合、
デコード回路（２）１０７と解読器１０６の出力は共に
「１」になり、このためゲート回路（１）１０８の出力
化＠ １０８ａは「１」になる。これにより、切替回路
１０３はＨＰＵからのデータバス１１５をＮＯＰ命令生
成器からのデータバス１１４と接続する。従って、ＨＰ
Ｕ １０１はＮＯＰ命令をフェッチしたことになる。又
、デコード回路（１）１０５は、この時のデータバス１
１３上の信号、即ち、未定義命令コードをデコードして
出力する。(2) When an undefined instruction is fetched, the outputs of the decode circuit (2) 107 and the decoder 106 both become "1", and therefore the output @108a of the gate circuit (1) 108 becomes "1". Thereby, the switching circuit 103 connects the data bus 115 from the HPU to the data bus 114 from the NOP instruction generator. Therefore, HP
U 101 has fetched a NOP instruction. Also, the decoding circuit (1) 105 at this time
13, that is, the undefined instruction code, is decoded and output.
出力信号１０８ｂは、まだ「０」であるため、ゲート回
路（２）１０９は閉じたままである。そして、ＨＰＵが
次に定義命令をフェッチし終った時に、出力信号１０８
ｂが「１」になり、ゲート回路（２）１０９はデコード
回路（１）１０５の出力信号を外部に出力する。この出
力は、未定義命令コードをデコードした出力である。Since the output signal 108b is still "0", the gate circuit (2) 109 remains closed. Then, when the HPU finishes fetching the next definition instruction, the output signal 108
b becomes "1", and the gate circuit (2) 109 outputs the output signal of the decoding circuit (1) 105 to the outside. This output is the output of decoding the undefined instruction code.
以上のように、未定義命令のフェッチ以外は、ＨＰＵは
従来通り、コントロールバス、アドレスバス、データバ
スを通してメモリ或いはＩｌｏ ｆｌ器とデータ交換を
しているが、未定義命令をフェッチした時は、ＨＰＵは
ＮＯＰ状態となり、又、この時の未定義命令コードのデ
コード信号を、ＨＰＵが次に定義命令をフェッチした時
に出力する。As mentioned above, except for fetching an undefined instruction, the HPU exchanges data with the memory or Ilo fl unit as usual through the control bus, address bus, and data bus, but when an undefined instruction is fetched, The HPU enters the NOP state, and outputs the decode signal of the undefined instruction code at this time the next time the HPU fetches a defined instruction.
本発明をメモリのバンク切替に応用した場合について第
２図の構成例に基づいて説明する。A case where the present invention is applied to memory bank switching will be explained based on the configuration example shown in FIG. 2.
一般にＨＰＵのアクセスできるメモリエリアには限りが
ある。プログラムの大きさが、このメモリエリアを超え
るような場合、メモリを複数のバンクに分【プ、バンク
毎に同じアドレスを使用する第２図の例では、プログラ
ムはバンク１とバンク２に格納されていて、両バンクの
プログラムとも、００００＋１番地からＦＦＦＦＨ番地
のアドレスバスを持っていて、システム起動時は、バン
ク１が選択されるとする。Generally, there is a limit to the memory area that the HPU can access. If the size of the program exceeds this memory area, the memory is divided into multiple banks. In the example shown in Figure 2, where the same address is used for each bank, the program is stored in bank 1 and bank 2. Assume that the programs in both banks have address buses from addresses 0000+1 to FFFFH, and that bank 1 is selected when the system is started.
この時、次の命令により、バンク１からバンク２への移
行、バンク２からバンク１への移行が行なえる。At this time, the next instruction allows the transfer from bank 1 to bank 2 and from bank 2 to bank 1.
ここで、未定義命令２は、バンク２を選択するコードで
、未定義命令１はバンク１を選択するコードである。そ
して゛第３図に示されるようにＨＰＵｌｏｌは、始めバ
ンク１のプログラムを実行している。そして未定義命令
２をフェッチすると、ＨＰＩｌｌｏｌにはＮＯＰ命令が
入力される。。この時、未だゲート回路（２）１０９は
閉じたままなので、バンク２への切替えは行なわれない
。Here, undefined instruction 2 is a code that selects bank 2, and undefined instruction 1 is a code that selects bank 1. As shown in FIG. 3, HPUlol initially executes the program in bank 1. When undefined instruction 2 is fetched, a NOP instruction is input to HPIllol. . At this time, since gate circuit (2) 109 remains closed, switching to bank 2 is not performed.
次に、ＨＰｕ １０１ハＪＨＰ ８００１１ヲ７ ｘ
ラチス６゜この直後に、ゲート回路（２）１０９の出力
信号１０９ｂがアクティブになり、メモリはバンク２に
切替わる。Next, HPu 101ha JHP 80011wo7 x
Lattice 6° Immediately after this, the output signal 109b of the gate circuit (2) 109 becomes active and the memory is switched to bank 2.
従って、次にＨＰＵがフェッチする命令は、バンク２の
８００１１番地の命令である。Therefore, the next instruction that the HPU fetches is the instruction at address 80011 in bank 2.
そしてＨＰＵ １０１は、バンク２のプログラムを実行
し、未定義命令１をフェッチすると、次にＪＨＰ９００
＋１を入力することによりバンク１の９００１１番地に
ジ１アンプする。Then, the HPU 101 executes the program in bank 2 and fetches the undefined instruction 1.
By inputting +1, a di1 amplifier is applied to address 90011 of bank 1.
このように未定義命令監視回路１０２の出力をメモリの
バンク切替に使用することにより、メモリエリアを拡張
することが出来る。In this way, by using the output of the undefined instruction monitoring circuit 102 for memory bank switching, the memory area can be expanded.
以上、未定義命令を監視し、特定の未定義命令の場合、
メモリのバンク切替を行なうということについて述べた
が、一般に監視する命令は未定義命令に限らず、特定の
定義命令でも良い。この場合、その定義命令はＨＰＵに
は入力されず、システムを制御するための命令となる。As mentioned above, undefined instructions are monitored, and in the case of a specific undefined instruction,
Although memory bank switching has been described above, the instructions to be monitored are not limited to undefined instructions, but may also be specific defined instructions. In this case, the definition command is not input to the HPU, but becomes a command for controlling the system.
メモリ回路等のハードウェアの組方により、ＨＰＵがコ
ントロール信号を出してからオペコードを読込む迄に、
未定義命令監視回路により未定義命令を確認してからＮ
ＯＰ命令を出力しても、間に合わない場合がある。Depending on how hardware such as memory circuits are assembled, the time from when the HPU issues a control signal to when it reads the opcode is
After checking the undefined instruction by the undefined instruction monitoring circuit, press N.
Even if the OP command is output, it may not be enough in time.
このような時、第４図の如く、１４ａｉｔ制御回路４０
１を設け、オペフェッチの場合はＨＰＵを一定時間だけ
−ａｉｔさせることが出来る。ここで、Ｗａｉｔ制御回
路４０１は、デコード回路（２）１０７の出力が「１」
、即ち、ＨＰＵ １０１がオペフェッチのステータスに
ある時、適当なりロック数だけＷａｉｔ信号をｕｐｕ
ｉｏｌに出力する。In such a case, as shown in FIG. 4, the 14ait control circuit 40
1, and in the case of operation fetch, the HPU can be made to -ait for a certain period of time. Here, the Wait control circuit 401 assumes that the output of the decoding circuit (2) 107 is "1".
That is, when the HPU 101 is in the operation fetch status, the Wait signal is sent up by an appropriate number of locks.
Output to iol.
［発明の効果］
以上説明した如く、、本発明によれば従来のように未定
義命令を検出し、警報等の処理を行なうのみでなく、特
定のオペコードをシステム制御用命令として使うことが
出来、システムの高速化、システム構築の簡略化が図れ
る。[Effects of the Invention] As explained above, according to the present invention, in addition to detecting undefined instructions and performing processing such as alarms as in the past, it is also possible to use a specific operation code as a system control instruction. , speeding up the system and simplifying system construction.
第１図は本発明による未定義命令監視方式を説明する一
実施例の回路構成図、第２図は本発明をメモリバンク切
替に応用した実施例図、第３図は第２図の動作を説明す
る図、第４図はｗａｉｔｆＩ制御回路を使用した構成例
図、第５図は従来方式の未定義命令検出回路図である。
１０１・・・ ＨＰＵ
１０２・・・本発明による未定義命令監視回路１０３・
・・切替回路 １０４・・・ＮＯＰ命令生成器
、１０５・・・デコード回路（１） １０６・・・解
読器１０７・・・デコード回路（２） １０８９０．
ゲート回路（１）１０８ａ、 １０８ｂ、 １０９ｂ、
２０３ａ・・・出力信号１０９・・・ゲート回路（２
）
１１１・・・コントロールバス
１１２・Ｆ・アドレスバス １１３・・・データバ
ス１１４・・・ＮＯＰ命令生成器からのデータバス１１
５・・・ＨＰＵからのデータバス
２０１・・・メモリ回路
２０２・・・従来構成による未定義命令監視回路２０３
・・・ゲート回路
３０１・・・メモリバンク（１）
３０２・・・メモリバンク（２）
４０１・・・−ａｉｔ制御回路FIG. 1 is a circuit diagram of an embodiment of the undefined instruction monitoring method according to the present invention, FIG. 2 is a diagram of an embodiment in which the present invention is applied to memory bank switching, and FIG. 3 shows the operation of FIG. FIG. 4 is a diagram showing a configuration example using a waitfI control circuit, and FIG. 5 is a diagram of a conventional undefined instruction detection circuit. 101... HPU 102... Undefined instruction monitoring circuit 103 according to the present invention
...Switching circuit 104...NOP instruction generator, 105...Decode circuit (1) 106...Decoder 107...Decode circuit (2) 10890.
Gate circuit (1) 108a, 108b, 109b,
203a... Output signal 109... Gate circuit (2
) 111...Control bus 112.F.Address bus 113...Data bus 114...Data bus 11 from the NOP instruction generator
5...Data bus 201 from HPU...Memory circuit 202...Undefined instruction monitoring circuit 203 with conventional configuration
... Gate circuit 301 ... Memory bank (1) 302 ... Memory bank (2) 401 ... -ait control circuit
Claims (1)
にない未定義命令であるか否かを監視し、未定義命令で
ある時異常処理を行なう未定義命令監視方式において、
検出された命令語が未定義命令である場合は解読器から
の出力によって切替回路を動作させることにより、前記
未定義命令がマイクロプロセッサに読込まれるのを禁止
し、未定義命令検出後であって次の定義命令がフェッチ
された直後に、ゲート回路を介して未定義命令に対応し
た制御出力を導出することを特徴とする未定義命令監視
方式。In an undefined instruction monitoring method that monitors whether an instruction word fetched by a microprocessor is an undefined instruction that is not in the instruction code, and performs abnormal processing when it is an undefined instruction,
If the detected instruction word is an undefined instruction, a switching circuit is activated by the output from the decoder to prohibit the undefined instruction from being read into the microprocessor. An undefined instruction monitoring method characterized in that a control output corresponding to an undefined instruction is derived via a gate circuit immediately after the next defined instruction is fetched.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056907A JPS62214440A (en) | 1986-03-17 | 1986-03-17 | Undefined instruction monitor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056907A JPS62214440A (en) | 1986-03-17 | 1986-03-17 | Undefined instruction monitor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62214440A true JPS62214440A (en) | 1987-09-21 |
Family
ID=13040522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61056907A Pending JPS62214440A (en) | 1986-03-17 | 1986-03-17 | Undefined instruction monitor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62214440A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619408A (en) * | 1995-02-10 | 1997-04-08 | International Business Machines Corporation | Method and system for recoding noneffective instructions within a data processing system |
-
1986
- 1986-03-17 JP JP61056907A patent/JPS62214440A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619408A (en) * | 1995-02-10 | 1997-04-08 | International Business Machines Corporation | Method and system for recoding noneffective instructions within a data processing system |
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