JPS62210896A - 電流形インバ−タの制御装置 - Google Patents
電流形インバ−タの制御装置Info
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- JPS62210896A JPS62210896A JP61050384A JP5038486A JPS62210896A JP S62210896 A JPS62210896 A JP S62210896A JP 61050384 A JP61050384 A JP 61050384A JP 5038486 A JP5038486 A JP 5038486A JP S62210896 A JPS62210896 A JP S62210896A
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- 101150052012 PPP1R14B gene Proteins 0.000 abstract 1
- 101100013829 Zea mays PHI1 gene Proteins 0.000 abstract 1
- 229920000833 poly(n-hexyl isocyanate) polymer Polymers 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
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- Control Of Ac Motors In General (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電力変換装置に係り、特に所定の波形に電力変
換するのに好適な電流形インバータの制御装置に関する
。
換するのに好適な電流形インバータの制御装置に関する
。
従来、特開昭５９−２０４４７０号で示されている正弦
波電流形インバータのパルス幅制御が知られている。し
かし、電流制御を電源が受けもっている正弦波電流形イ
ンバータでは、出力電流波形の基本波の最大と最小にな
る付近で各々電気角６０度以上の連続通流となり、この
還流期間で波形の制御ができなくなる。
波電流形インバータのパルス幅制御が知られている。し
かし、電流制御を電源が受けもっている正弦波電流形イ
ンバータでは、出力電流波形の基本波の最大と最小にな
る付近で各々電気角６０度以上の連続通流となり、この
還流期間で波形の制御ができなくなる。
従来装置においてはより滑らかな、即ち高調波の少ない
波形へのパルス幅制御ができなくなるという問題がある
。
波形へのパルス幅制御ができなくなるという問題がある
。
本発明の目的はパルス幅制御パルスの数が少なくても、
高調波成分の低減効果が大きい電流形インバータの制御
装置を提供することにある。
高調波成分の低減効果が大きい電流形インバータの制御
装置を提供することにある。
出力電流波形の基本波の最大もしくは最小付近で連続通
流する期間に、所定の出力波形または所定の出力波形に
近似したものを変調波として得られるパルス列で、連続
環道中の自己消弧素子と同じ相で対となる自己消弧素子
をスイッチングする。
流する期間に、所定の出力波形または所定の出力波形に
近似したものを変調波として得られるパルス列で、連続
環道中の自己消弧素子と同じ相で対となる自己消弧素子
をスイッチングする。
直流短絡状態を作りだし、連続通流する期間においても
パルス幅制御する。
パルス幅制御する。
以下、実施例を用いて本発明を説明する。
第１図は本発明を実施するのに好適な電流形インバータ
の回路構成の一例である。
の回路構成の一例である。
第１図において、可変電圧源１、直流リアクト主回路と
、速度指令回路８、搬送波発生器９、変調波発生器１０
、分配信号発生１１、パルス分配回路１４で構成される
スイッチング制御回路６とゲートドライブ回路７とで構
成している。
、速度指令回路８、搬送波発生器９、変調波発生器１０
、分配信号発生１１、パルス分配回路１４で構成される
スイッチング制御回路６とゲートドライブ回路７とで構
成している。
直流電流工、を誘導電動機５の負荷状態に応じ制御する
ための可変電圧源１の直流電力を、直流リアクトル２を
介して、ブリッド回路３に加えており、スイッチング制
御回路からのスイッチング信号Ｐｚ”Ｐｅにより、ゲー
トドライブ回路７を介して自己消弧素子０１〜Ｇｇを動
作させて、交流電力を得る。
ための可変電圧源１の直流電力を、直流リアクトル２を
介して、ブリッド回路３に加えており、スイッチング制
御回路からのスイッチング信号Ｐｚ”Ｐｅにより、ゲー
トドライブ回路７を介して自己消弧素子０１〜Ｇｇを動
作させて、交流電力を得る。
次にスイッチング制御回路６の動作を第５図と第６図に
従って説明する。速度指令回路８より発生する周波数指
令ｆ−が搬送波発生器９、変調波発生器１０及び分配信
号発生器１１に入力される。
従って説明する。速度指令回路８より発生する周波数指
令ｆ−が搬送波発生器９、変調波発生器１０及び分配信
号発生器１１に入力される。
搬送波発生器９から出力される第５図に示した搬送波ｆ
ｃと変調波発生器１０からの変調波ｆ、を比較して、パ
ルス発生器１２によりパルス列Ｐｘ 。
ｃと変調波発生器１０からの変調波ｆ、を比較して、パ
ルス発生器１２によりパルス列Ｐｘ 。
ＢＹが得られる。このパルス列Ｐｘ 、Ｐｙと、分線信
号発生器１１からの分配信号φ工、φ２と変調波ｆヨ、
さらに周波数指令！−を用いて、短絡パルス発生器１３
により短絡パルス列Ｐｚが得られる。ここまで得られた
パルス列ｐｘ 、ＰＹ及び短絡パルス列ＰＫと、分配信
号発生器１１からの分配信号φ＾、φＢ、φＣとを用い
て、パルス分配回路１４によりスイッチング信号Ｐ１〜
Ｐ８が得られ、ゲートドライブ回路７によりブリッジ回
路３内の自己消弧素子０１〜ＧＢをオン・オフする。
号発生器１１からの分配信号φ工、φ２と変調波ｆヨ、
さらに周波数指令！−を用いて、短絡パルス発生器１３
により短絡パルス列Ｐｚが得られる。ここまで得られた
パルス列ｐｘ 、ＰＹ及び短絡パルス列ＰＫと、分配信
号発生器１１からの分配信号φ＾、φＢ、φＣとを用い
て、パルス分配回路１４によりスイッチング信号Ｐ１〜
Ｐ８が得られ、ゲートドライブ回路７によりブリッジ回
路３内の自己消弧素子０１〜ＧＢをオン・オフする。
第２図は第１図で示した短絡パルス発生器１３の回路構
成の一例である。回路は、同期パルス発生器１５、発振
器１６、制御信号発生器１７、二次搬送波発生器１８、
二次変調波発生器１９、同２０、ホールドパルス発生回
路２１、比較器２２゜２３、同期回路２４、同２５およ
びパルス形成回路２６とで構成している。
成の一例である。回路は、同期パルス発生器１５、発振
器１６、制御信号発生器１７、二次搬送波発生器１８、
二次変調波発生器１９、同２０、ホールドパルス発生回
路２１、比較器２２゜２３、同期回路２４、同２５およ
びパルス形成回路２６とで構成している。
第２図の動作を第５図を用いて詳細に説明する。
同期パルス発生器１５により変調波ｆ、に同期したパル
スＰｇを作る。パルスＰｓに同期して、周波数指令ｆ−
で発振を制御できる発振器１６により、クロック信号Ｇ
Ｋを発生する。クロック信号ＧＫを制御信号発生器１７
で計数して、アドレス信号ＡＤＨを作る。二次搬送波発
生器１８、二次変調波発生器１９、同２０とホールドパ
ルス発生回路２１は、ＲＯＭとＤ／Ａコンバータで構成
されているが、アドレス信号ＡＤＨを加えることにより
各々二次搬送波ｆｅｚ、二次変調波ｆ工、同ｆ２と、６
０度毎の切かわり時に誤パルスを発生しないためホール
ドパルスＨｐを作る。
スＰｇを作る。パルスＰｓに同期して、周波数指令ｆ−
で発振を制御できる発振器１６により、クロック信号Ｇ
Ｋを発生する。クロック信号ＧＫを制御信号発生器１７
で計数して、アドレス信号ＡＤＨを作る。二次搬送波発
生器１８、二次変調波発生器１９、同２０とホールドパ
ルス発生回路２１は、ＲＯＭとＤ／Ａコンバータで構成
されているが、アドレス信号ＡＤＨを加えることにより
各々二次搬送波ｆｅｚ、二次変調波ｆ工、同ｆ２と、６
０度毎の切かわり時に誤パルスを発生しないためホール
ドパルスＨｐを作る。
このうち二次変調波ｆ１及びｆ２は、従来から使われて
いる台形波状変調波（第３図（ａ）参照）より正弦波に
近い第３図（ｂ）の変調波を構成する一部分であり、各
々期間Ｔ＆の分、期間Ｔｃの分をうけもっている。これ
ら二次変調波ｆｔ、同ｆ２と先の二次搬送波ｆａｘとを
比較器２２、同２３で比較して、パルス列Ｐｚ ＊ Ｐ
ｚを作る。
いる台形波状変調波（第３図（ａ）参照）より正弦波に
近い第３図（ｂ）の変調波を構成する一部分であり、各
々期間Ｔ＆の分、期間Ｔｃの分をうけもっている。これ
ら二次変調波ｆｔ、同ｆ２と先の二次搬送波ｆａｘとを
比較器２２、同２３で比較して、パルス列Ｐｚ ＊ Ｐ
ｚを作る。
次に第４図を使い同期回路２４、同２５の動作を説明す
る。同期回路２４、同２５はクロック信号ＧＫが“Ｌ”
のときに、内部に持つ計数器の内容であるＤＡＴＡの操
作を行う。同期回路２４に、おいては、パルス列Ｐｘが
“Ｌ”のときに、第５図に示した二次搬送波ｆａｘと二
次変調波ｆ１どの比較で得られるパルス列Ｐａが“Ｈ”
であるなら計数器のカウントアツプを行い、パルス幅分
だけ計数する。ここでＰｘが“Ｈ”になると、Ｈｐが“
Ｌ”であるなら、計数器のカウントダウンが始り、同時
に同期回路２４の出力Ｐａ’ が“Ｈ”の状態となる
。そしてＤＡＴＡがＯになりＰＬ’ がｔｇＬ”にな
るまでカウントダウンを続ける。同期回路２５も同様の
動作を行う。
る。同期回路２４、同２５はクロック信号ＧＫが“Ｌ”
のときに、内部に持つ計数器の内容であるＤＡＴＡの操
作を行う。同期回路２４に、おいては、パルス列Ｐｘが
“Ｌ”のときに、第５図に示した二次搬送波ｆａｘと二
次変調波ｆ１どの比較で得られるパルス列Ｐａが“Ｈ”
であるなら計数器のカウントアツプを行い、パルス幅分
だけ計数する。ここでＰｘが“Ｈ”になると、Ｈｐが“
Ｌ”であるなら、計数器のカウントダウンが始り、同時
に同期回路２４の出力Ｐａ’ が“Ｈ”の状態となる
。そしてＤＡＴＡがＯになりＰＬ’ がｔｇＬ”にな
るまでカウントダウンを続ける。同期回路２５も同様の
動作を行う。
このように同期回路２４、同２５が動作することにより
、第５図で示すように、パルス列Ｐａ。
、第５図で示すように、パルス列Ｐａ。
Ｐｂの立上りか立下りが、パルス列Ｐｘ 、ＰＹの立上
りか立下りに一致するように移相して、同期回路２４、
同２５の出力Ｐ、／、ＰｂＩ が得られる。
りか立下りに一致するように移相して、同期回路２４、
同２５の出力Ｐ、／、ＰｂＩ が得られる。
この出力Ｐａｌ、ＰｂＩ と、第３図で示した期間Ｔ
ａ 、Ｔｃに相当するパルス幅を持つ分配信号φ１、同
φ２とをパルス形成回路２６に入力することにより、（
１）式に従って短絡パルス列Ｐｇを発生する。
ａ 、Ｔｃに相当するパルス幅を持つ分配信号φ１、同
φ２とをパルス形成回路２６に入力することにより、（
１）式に従って短絡パルス列Ｐｇを発生する。
ｐｚ＝（φ１・Ｐｌ）・ （φｘ・Ｐｚ） −（１）
このことにより短絡パルス列Ｐｃは、φ工が１１ Ｈ＃
）のとき二次変調波ｆ１によるパルス列であり、φ２が
“Ｈ”のとき二次変調波ｆｘによるパルス列が並び、第
３図（ｂ）で示す変調波でパルス幅制御することになる
。
このことにより短絡パルス列Ｐｃは、φ工が１１ Ｈ＃
）のとき二次変調波ｆ１によるパルス列であり、φ２が
“Ｈ”のとき二次変調波ｆｘによるパルス列が並び、第
３図（ｂ）で示す変調波でパルス幅制御することになる
。
第５図において、二次搬送波ｆｃｔが変調波ｆｃに対し
Ｔａ分進めであるが、これは同期回路２４、同２５の動
作が完全に行えるために進めたもので、Ｔ’ａは同期回
路、２４、同２５の動作完了時間より大きく取る必要が
ある。
Ｔａ分進めであるが、これは同期回路２４、同２５の動
作が完全に行えるために進めたもので、Ｔ’ａは同期回
路、２４、同２５の動作完了時間より大きく取る必要が
ある。
次にパルス分配回路１４の構成について説明する。第７
図は、自己消弧素子Ｇ１のスイッチング信号Ｐｉを作る
部分の構成図である０回路は論理ゲート２７、同２８と
第１表の真理表に基づき動作するデータ選択器２９とで
構成している。
図は、自己消弧素子Ｇ１のスイッチング信号Ｐｉを作る
部分の構成図である０回路は論理ゲート２７、同２８と
第１表の真理表に基づき動作するデータ選択器２９とで
構成している。
第６図を参照しながらパルス分配回路１４の動作につい
て説明する。スイッチング信号Ｐ１を例にとると、分配
信号φ＾、φＢ、φＣが供にＯＬ”のとき、ＤＯが選ば
れ、（２）式で示すパルス列がＰｌになる。
て説明する。スイッチング信号Ｐ１を例にとると、分配
信号φ＾、φＢ、φＣが供にＯＬ”のとき、ＤＯが選ば
れ、（２）式で示すパルス列がＰｌになる。
Ｄｏ＝Ｐｘ ゆＰｇ −（２）次にφ
＾が４４ Ｈ＃ｊでφＢ、φＣがＩｔ Ｌ Ｉｔのとき
、Ｐｚは”Ｈ”となる。またφＢが“Ｈ”でφ＾。
＾が４４ Ｈ＃ｊでφＢ、φＣがＩｔ Ｌ Ｉｔのとき
、Ｐｚは”Ｈ”となる。またφＢが“Ｈ”でφ＾。
φＣが１′Ｌ”のとき、Ｄ２が選ばれ、Ｐｌは（３）式
で示すパルス列となる。
で示すパルス列となる。
Ｄｘ＝Ｐｖ−Ｐ’ｔ ・・・（３）さ
らにφ＾、φＢが（（Ｈ９１で、φＣが１１ Ｌ ＩＦ
のときＰｌは“Ｌ”となり、φＣが“Ｈ”でφ＾。
らにφ＾、φＢが（（Ｈ９１で、φＣが１１ Ｌ ＩＦ
のときＰｌは“Ｌ”となり、φＣが“Ｈ”でφ＾。
φＢがｌｌＬ”のときＰＩはＰｓｃとなる。またφ＾。
φＣが“Ｈ”で、φＢが“Ｌ”のときＰｌは“Ｌ Ｉｔ
となる。このようにしてＰＩが得られる。Ｐ２〜Ｐ８に
対しては、Ｐｘ （Ｐａ）がＰｌ（Ｐ４）に対し１２
０度遅れ、Ｐｇ（Ｐｇ）がＰｔ （Ｐ番）に対し１２
０度進み、またＰ４がＰｇに対し。
となる。このようにしてＰＩが得られる。Ｐ２〜Ｐ８に
対しては、Ｐｘ （Ｐａ）がＰｌ（Ｐ４）に対し１２
０度遅れ、Ｐｇ（Ｐｇ）がＰｔ （Ｐ番）に対し１２
０度進み、またＰ４がＰｇに対し。
１８０度の位相差を持たせ、Ｐｌと同様の方法でスイッ
チング信号Ｐａ−Ｐａが得られる。
チング信号Ｐａ−Ｐａが得られる。
以上のように作られるスイッチング信号Ｐ１〜Ｐａによ
り自己消弧素子０１〜Ｇｇをオン・オフすることにより
、出力電流Ｉυ、Ｉｖ 、Ｉｗは、第６図で示すとおり
、直流短絡期間を設けたため、全区間にわたってパルス
幅変調制御を受け、高調波含有率の少ない波形が得られ
る。そして出力端コンデンサ４により負荷電流ＩｕＩ４
． ＩＩ／ＭＩ ＩＷＭは正弦波波形となる。
り自己消弧素子０１〜Ｇｇをオン・オフすることにより
、出力電流Ｉυ、Ｉｖ 、Ｉｗは、第６図で示すとおり
、直流短絡期間を設けたため、全区間にわたってパルス
幅変調制御を受け、高調波含有率の少ない波形が得られ
る。そして出力端コンデンサ４により負荷電流ＩｕＩ４
． ＩＩ／ＭＩ ＩＷＭは正弦波波形となる。
このように本実施例によれば、周波数指令ｆ＊に見合っ
た最適なパルスパターンを発生できるので波形改善の効
果がある。
た最適なパルスパターンを発生できるので波形改善の効
果がある。
尚、第５図では６０度区間内でＰｘが７パルスの時、第
６図では４パルスの時の動作波形を示した。
６図では４パルスの時の動作波形を示した。
第 １ 表
〔発明の効果〕
本発明によればパルス幅制御期間を拡張するために直流
短絡を利用しているので、従来のパルス□ パターンを
そのまま使えること、また直流短絡パルスが従来のパル
スパターンの立上りか立下りに同期しているため、例え
ば第６図でＰＩが一周期で基本７パルスに対し短絡パル
ス２パルス追加と、パルスの増加が約３０％であり、自
己消弧素子のスイッチング回数の増加を最少限にしてい
ることにより従来の電流形インバータの性能及び構成を
損うことなく本発明が実施でき、かつ、電流形インバー
タの出力波形改善に効果が非常に大きい。
短絡を利用しているので、従来のパルス□ パターンを
そのまま使えること、また直流短絡パルスが従来のパル
スパターンの立上りか立下りに同期しているため、例え
ば第６図でＰＩが一周期で基本７パルスに対し短絡パル
ス２パルス追加と、パルスの増加が約３０％であり、自
己消弧素子のスイッチング回数の増加を最少限にしてい
ることにより従来の電流形インバータの性能及び構成を
損うことなく本発明が実施でき、かつ、電流形インバー
タの出力波形改善に効果が非常に大きい。
第１図は本発明に好適な電流形インバータの構成図、第
２図は第１図のパルス発生器の構成図、第３図は変調波
の波形図、第４図は第２図の同期回路の処理手順図、第
５図は第２図の回路の各パルス波形図、第６図は全スイ
ッチング信号と電流波形の動作図、第７図は第１図の分
配回路の内スイッチング信号Ｐ１を合成する部分の回路
図である。 ３・・・ブリッジ回路、４・・・出力端コンデンサ、５
・・・誘導５電′動機、６・・・スイッチング制御回路
、１３・・・短絡パルス発生器、１４・・・パルス分配
回路、１５・・・同期パルス発生器、１６・・・発振器
、１７・・・制御信号発生器、１８・・・二次搬送波発
生器、１９゜２０・・・二次変調波発生器、２１・・・
ホールドパルス発生回路、２２．２３・・・比較器、２
４．２５・・・同期回路、２６・・・パルス形成回路、
ｆｌ・・変調波。 ｆｃ・・・搬送波、ｆ・・・・周波数指令、ｆｚ、ｆｚ
・・・二次変調波、ｆｃｘ・・・二次搬送波、Ｐｇ・・
・直流短絡期間をつくる短絡パルス列、Ｐｉ〜ＰＢ・・
・スイッチング信号、Ｈ・・・論理的高レベル、Ｌ・・
・論理的低レベル。
２図は第１図のパルス発生器の構成図、第３図は変調波
の波形図、第４図は第２図の同期回路の処理手順図、第
５図は第２図の回路の各パルス波形図、第６図は全スイ
ッチング信号と電流波形の動作図、第７図は第１図の分
配回路の内スイッチング信号Ｐ１を合成する部分の回路
図である。 ３・・・ブリッジ回路、４・・・出力端コンデンサ、５
・・・誘導５電′動機、６・・・スイッチング制御回路
、１３・・・短絡パルス発生器、１４・・・パルス分配
回路、１５・・・同期パルス発生器、１６・・・発振器
、１７・・・制御信号発生器、１８・・・二次搬送波発
生器、１９゜２０・・・二次変調波発生器、２１・・・
ホールドパルス発生回路、２２．２３・・・比較器、２
４．２５・・・同期回路、２６・・・パルス形成回路、
ｆｌ・・変調波。 ｆｃ・・・搬送波、ｆ・・・・周波数指令、ｆｚ、ｆｚ
・・・二次変調波、ｆｃｘ・・・二次搬送波、Ｐｇ・・
・直流短絡期間をつくる短絡パルス列、Ｐｉ〜ＰＢ・・
・スイッチング信号、Ｈ・・・論理的高レベル、Ｌ・・
・論理的低レベル。
Claims (1)
- １、ブリッジ接続された自己消弧素子で構成しパルス幅
変調制御を行う電流形インバータの制御装置において、
出力電流の基本波の最大値もしくは最小値を含む６０度
区間に、前記パルス幅変調制御に対応したパルス列によ
り前記６０度区間に直流短絡期間を作る短絡期間作成装
置を設けたことを特徴とする電流形インバータの制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050384A JPS62210896A (ja) | 1986-03-10 | 1986-03-10 | 電流形インバ−タの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050384A JPS62210896A (ja) | 1986-03-10 | 1986-03-10 | 電流形インバ−タの制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62210896A true JPS62210896A (ja) | 1987-09-16 |
Family
ID=12857372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61050384A Pending JPS62210896A (ja) | 1986-03-10 | 1986-03-10 | 電流形インバ−タの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62210896A (ja) |
-
1986
- 1986-03-10 JP JP61050384A patent/JPS62210896A/ja active Pending
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