JPS6221049Y2 - - Google Patents
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- Publication number
- JPS6221049Y2 JPS6221049Y2 JP18571480U JP18571480U JPS6221049Y2 JP S6221049 Y2 JPS6221049 Y2 JP S6221049Y2 JP 18571480 U JP18571480 U JP 18571480U JP 18571480 U JP18571480 U JP 18571480U JP S6221049 Y2 JPS6221049 Y2 JP S6221049Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- cascode circuit
- emitter
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000002265 prevention Effects 0.000 claims description 6
- 230000010355 oscillation Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Description
【考案の詳細な説明】
本考案は過剰駆動防止カスコード回路に係り、
カスコード回路に対する過大入力を防止し安定に
入力信号波形をクリツプさせると同時に制限し、
クリツプ時の発振等の不安定現象を防止し、２電
源を必要としない過剰駆動防止カスコード回路を
提供することを目的とする。
カスコード回路に対する過大入力を防止し安定に
入力信号波形をクリツプさせると同時に制限し、
クリツプ時の発振等の不安定現象を防止し、２電
源を必要としない過剰駆動防止カスコード回路を
提供することを目的とする。
従来、過剰駆動防止カスコード回路としては第
１図のようなものがあつた。これはトランジスタ
Q1，Q2と定電圧電源E2とからなるカスコード回
路の過剰入力電圧をトランジスタQ4の段階でク
ランプしてしまうことにより、トランジスタ
Q1，Q2が発振することなく安定に動作を行なう
ものである。すなわち、カスコード回路だけでは
例えば、トランジスタQ1，Q2へ正方向の信号入
力があつた場合、トランジスタQ2のベース電圧
が上昇し、ほぼこれが＋ＶCC2に等しくなるとト
ランジスタQ2が飽和し始め、ｈFEなどの定数が
大きく変化するため、トランジスタQ1の動作も
この影響を受け、動作が不安定となつて発振等を
生じる。従つて、第１図に示されているように定
電圧源E1とダイオードD1とを設け、定電圧源E1
とE2との電圧の関係をE1＞E2としたものであ
る。こうすることにより、トランジスタQ2のベ
ース電圧が＋ＶCC2に達してトランジスタQ2が飽
和する前にダイオードD1がONとなつて、トラン
ジスタQ4からのドライブ電流はダイオードD1側
に流れこむことでトランジスタQ2へは飽和電圧
がかからないようになつている。このように構成
された回路においてトランジスタQ4を駆動させ
るためには電源＋ＶCC2よりもさらに高い電源＋
ＶCC1を必要とするので、コスト高になつてしま
うという欠点があつた。
１図のようなものがあつた。これはトランジスタ
Q1，Q2と定電圧電源E2とからなるカスコード回
路の過剰入力電圧をトランジスタQ4の段階でク
ランプしてしまうことにより、トランジスタ
Q1，Q2が発振することなく安定に動作を行なう
ものである。すなわち、カスコード回路だけでは
例えば、トランジスタQ1，Q2へ正方向の信号入
力があつた場合、トランジスタQ2のベース電圧
が上昇し、ほぼこれが＋ＶCC2に等しくなるとト
ランジスタQ2が飽和し始め、ｈFEなどの定数が
大きく変化するため、トランジスタQ1の動作も
この影響を受け、動作が不安定となつて発振等を
生じる。従つて、第１図に示されているように定
電圧源E1とダイオードD1とを設け、定電圧源E1
とE2との電圧の関係をE1＞E2としたものであ
る。こうすることにより、トランジスタQ2のベ
ース電圧が＋ＶCC2に達してトランジスタQ2が飽
和する前にダイオードD1がONとなつて、トラン
ジスタQ4からのドライブ電流はダイオードD1側
に流れこむことでトランジスタQ2へは飽和電圧
がかからないようになつている。このように構成
された回路においてトランジスタQ4を駆動させ
るためには電源＋ＶCC2よりもさらに高い電源＋
ＶCC1を必要とするので、コスト高になつてしま
うという欠点があつた。
本考案は上記欠点を除去するものであり、以下
第２図とともに具体的実施例について説明する。
第２図において第１図と同じ部分には同一符号が
付されてある。本実施例では、トランジスタ
Q1，Q2、定電圧源E2からなるカスコード回路に
おいて、過剰入力電圧がトランジスタQ1，Q2の
ベースへ入力されるのを防ぐために、トランジス
タQ4のコレクタ側にダイオードD1を介して、ト
ランジスタQ3のエミツタが接続されている。ト
ランジスタQ3のコレクタは接地され、ベースは
定電圧源E3を介して電源＋ＶCC2に接続されてい
る。トランジスタQ3は、定電圧源E3の出力イン
ピーダンスを等加的に引き下げている。ここで、
ダイオードD1の順方向電圧をＶF1、トランジスタ
Q3のベースエミツタ間の電圧をＶBE3とすれば ＋ＶCC2−E2＞＋ＶCC2 −E3＋ＶF1＋ＶBE3 …(1) となるようにE2とE3の関係を定めておく。
第２図とともに具体的実施例について説明する。
第２図において第１図と同じ部分には同一符号が
付されてある。本実施例では、トランジスタ
Q1，Q2、定電圧源E2からなるカスコード回路に
おいて、過剰入力電圧がトランジスタQ1，Q2の
ベースへ入力されるのを防ぐために、トランジス
タQ4のコレクタ側にダイオードD1を介して、ト
ランジスタQ3のエミツタが接続されている。ト
ランジスタQ3のコレクタは接地され、ベースは
定電圧源E3を介して電源＋ＶCC2に接続されてい
る。トランジスタQ3は、定電圧源E3の出力イン
ピーダンスを等加的に引き下げている。ここで、
ダイオードD1の順方向電圧をＶF1、トランジスタ
Q3のベースエミツタ間の電圧をＶBE3とすれば ＋ＶCC2−E2＞＋ＶCC2 −E3＋ＶF1＋ＶBE3 …(1) となるようにE2とE3の関係を定めておく。
このように構成された回路において、今、正方
向の入力信号があつて、トランジスタQ1のベー
ス電圧が上昇し＋ＶCC2に達したとする。このと
き、トランジスタQ4のコレクタ電圧は＋ＶCC2−
E2になつている。一方、トランジスタQ3のベー
ス電圧は＋ＶCC2−E3になつている。よつて、上
記(1)式の関係にE2とE3の値が定められているの
で、トランジスタQ2が飽和する前にダイオード
D1、トランジスタQ3がONとなつてトランジスタ
Q4からのドライブ電流はダイオードD1、トラン
ジスタQ3へ流れる。又トランジスタQ1のベース
電圧は＋ＶCC2−E3＋ＶF1＋ＶBE3までしか上昇し
ないのでトランジスタQ2の飽和による発振等の
不安定現象は防止することができる。
向の入力信号があつて、トランジスタQ1のベー
ス電圧が上昇し＋ＶCC2に達したとする。このと
き、トランジスタQ4のコレクタ電圧は＋ＶCC2−
E2になつている。一方、トランジスタQ3のベー
ス電圧は＋ＶCC2−E3になつている。よつて、上
記(1)式の関係にE2とE3の値が定められているの
で、トランジスタQ2が飽和する前にダイオード
D1、トランジスタQ3がONとなつてトランジスタ
Q4からのドライブ電流はダイオードD1、トラン
ジスタQ3へ流れる。又トランジスタQ1のベース
電圧は＋ＶCC2−E3＋ＶF1＋ＶBE3までしか上昇し
ないのでトランジスタQ2の飽和による発振等の
不安定現象は防止することができる。
上述の如く、本考案になる過剰駆動防止カスコ
ード回路は、入力信号がベースに入来され、出力
信号をエミツタより取り出す第１のトランジスタ
と、エミツタが第１のトランジスタのコレクタに
接続され、ベースが第１のトランジスタのベース
より所定電圧だけレベルシフトされ、コレクタは
電源に接続された第２のトランジスタとからなる
カスコード回路において、ベースが前記所定電圧
より大きい定電圧源を介して電源に接続され、コ
レクタが接地され、エミツタにダイオードを介し
て前記入力信号が入来されるように第３のトラン
ジスタを設けた構成としているため、過大入力信
号が入来すると、前記カスコード回路へ印加され
ることなく前記第３のトランジスタにて前記過大
入力信号をクリツプしてしまうことができるの
で、過大入力信号がカスコード回路へ侵入するの
を防ぐことができ、カスコード回路のクリツプ時
の発振等の不安定現象を防止し、１電源のみで動
作できる等の特長を有する。
ード回路は、入力信号がベースに入来され、出力
信号をエミツタより取り出す第１のトランジスタ
と、エミツタが第１のトランジスタのコレクタに
接続され、ベースが第１のトランジスタのベース
より所定電圧だけレベルシフトされ、コレクタは
電源に接続された第２のトランジスタとからなる
カスコード回路において、ベースが前記所定電圧
より大きい定電圧源を介して電源に接続され、コ
レクタが接地され、エミツタにダイオードを介し
て前記入力信号が入来されるように第３のトラン
ジスタを設けた構成としているため、過大入力信
号が入来すると、前記カスコード回路へ印加され
ることなく前記第３のトランジスタにて前記過大
入力信号をクリツプしてしまうことができるの
で、過大入力信号がカスコード回路へ侵入するの
を防ぐことができ、カスコード回路のクリツプ時
の発振等の不安定現象を防止し、１電源のみで動
作できる等の特長を有する。
第１図は従来の過剰駆動防止カスコード回路の
一例の回路図、第２図は本考案になる過剰駆動防
止カスコード回路の１実施例の回路図である。 Q1，Q2，Q3，Q4……トランジスタ、E1，E2，
E3……定電圧源、D1……ダイオード、ＶCC1，Ｖ
CC2……電源。
一例の回路図、第２図は本考案になる過剰駆動防
止カスコード回路の１実施例の回路図である。 Q1，Q2，Q3，Q4……トランジスタ、E1，E2，
E3……定電圧源、D1……ダイオード、ＶCC1，Ｖ
CC2……電源。
Claims (1)
- 入力信号がベースに入来され、出力信号をエミ
ツタより取り出す第１のトランジスタと、エミツ
タが第１のトランジスタのコレクタに接続され、
ベースが第１のトランジスタのベースより所定電
圧だけレベルシフトされ、コレクタは電源に接続
された第２のトランジスタとからなるカスコード
回路において、ベースが前記所定電圧より大きい
定電圧源を介して電源に接続され、コレクタが接
地され、エミツタにダイオードを介して前記入力
信号が入来されるようにした第３のトランジスタ
を設けてなる過剰駆動防止カスコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18571480U JPS6221049Y2 (ja) | 1980-12-24 | 1980-12-24 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18571480U JPS6221049Y2 (ja) | 1980-12-24 | 1980-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109608U JPS57109608U (ja) | 1982-07-06 |
| JPS6221049Y2 true JPS6221049Y2 (ja) | 1987-05-28 |
Family
ID=29987011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18571480U Expired JPS6221049Y2 (ja) | 1980-12-24 | 1980-12-24 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6221049Y2 (ja) |
-
1980
- 1980-12-24 JP JP18571480U patent/JPS6221049Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109608U (ja) | 1982-07-06 |
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