JPS62206943A - バス中継器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ信号を送受するためのバス伝送路中に用
いるバス中継器に関する。

さらに具体的には、下り伝送路にフレーム信号を用いて
同期をとる同期式、上り伝送路にスタート・ビットを用
いて調歩同期をとる調歩同期式を用いるバス伝送路の長
さを容易に延長することのできるバス中継器を提供する
ものである。

［従来の技術］ 下り伝送路にフレーム信号を用いて同期をとる同期式、
上り伝送路にスタート・ビットを用いて調歩同期をとる
調歩同期式を用いる従来のバス伝送路を第５Ａ図に、そ
の伝送される信号のフｔ−マットおよびタイム・チャー
トを第５Ｂ図に示し、以下説明する。

第５Ａ図において、１０は親装置、１１−１〜１１−１
は子装置、１５Ａは下り伝送路、１６Ａは上り伝送路で
ある。

第５Ｂ図は親装置１０における信号のフォーマットおよ
びタイム・チャートを示しており、（ａ）は親装置１０
から各子装置１１−１〜１１−１へ送出する信号を示し
ている。ここでｉ個のタイム・スロット（フレーム）８
１〜Ｓｉからなるマルチ・フレームＭＦがあり、タイム
・スロットＳｉには、その先頭に、子装置１１−１に割
り当てたものであることを示す、フレーム信＠Ｆ　Ｈと
、それに子装置１１−１を宛先とする下りデータＤＤｉ
と、アイドル・ビットＡＢとが続いている。このマルチ
・フレームＭＦがくり返されて、各子装置１１−１〜１
１−１に対して必要な下りデータＤ、１〜Ｄ、ｉが順次
周期的に送られる。

第５Ｂ図（ｂ）は各子装置１１−１〜１１−１からの上
り送信信号の状態を親装置１０の入力端でとらえたもの
を示している。ここで、ＳＴはスター１〜・ピッ１〜で
、このスタート・ビットＳＴににつて信号の送付を知ら
せ、親装置１０を待機状態から動作状態にし、続く上り
データＤＵ１を受信可能にするものである。この上りデ
ータＤ。１には宛先を含む各種のデータが搭載されてい
る。いま精製＠１０の近くにある子装置１１−１からの
上りデータＤＵＩの先頭のスタート・ビットＳＴは、タ
イム・スロットＳ１が子装置に与えられるとただちに出
力されるから、タイム・スロットＳ１の開始後ただちに
親装置１０に到達する。しかし、最も遠方にある子装置
１１−ｉにタイム・スロットＳｉが与えられてから、た
だちに子装置１１−１の上りデータＤＵｉがスタート・
ビットＳＴを先頭に付して送られても、それが親装置１
０に到達したときには、スタート・ビットＳＴはタイム
・スロットＳｉの開始時からはかなり遅れており、上り
データＤＵｉの復端は、タイム・スロットＳ。

の終了時に一致する直前で終わることになる。

最も遠方の子装置１１−１からの、上りデータＤｕｉが
タイム・スロットＳｉの終了時までに終わるようにする
ために、アイドル・ビットＡＢ（ｔ６０　ＩＴの連続す
る、データのないことを示す符号、あるいは、下り専用
の特定の目的のためのビット）を下りデータＤ、ｉの後
に付けている。このビット長は、信号が親装置１０から
送出されて、最も遠方にある子装置１１−１に到達し、
その応答が親装置１０にもどるまでの、いわゆる、ラウ
ンド・トリップ・ディレィの量で定まる。したがって、
アイドル・ビットＡＢのビット長が定まれば、第５Ａ図
に示す下り伝送路１５Ａおよび上り伝送路１６Ａの最大
長は決定される。この最大長が決定されれば、逆にアイ
ドル・ビットＡＢのビット長が定まる。

［発明が解決しようとする問題点］ いま、第５Ａ図の点線で示すように、下り伝送路１５Ａ
および上り伝送路１６Ａを延長して子装置１１−ｎ＠設
置し、タイム・スロットも８１〜Ｓｏとしたとき、第５
Ｂ図に示したタイム・スロットＳ１の前の図示されては
いないタイム・スロットＳ、の上りデータＤ。０は、そ
のラウンド・トリップ・ディレィの量が大きくなったこ
とによって、第５Ｂ図（Ｃ）に示すように、つきのマル
チ・フレームＭＦのタイム・スロットＳ１の期間内にく
い込むようになる。

この場合、タイム・スロットＳ１においては、上りデー
タＤｔ１１とＤＩＪｎが上り伝送路１６Ａにおいて競合
し、親装置１０はエラーを生ずることとなる。

したがって、すでに設定されている第５Ａ図の実線で示
す下り、上り伝送路１５Ａ、１６Ａに、さらに点線で示
すようなバス伝送路を延長して接続することはできない
という問題点がめった。

そこで、このようなバス伝送路の延長をする場合には、
下り伝送路１５Ａに伝送される信号の伝送速度（ビット
・レート）を上げて、高速化し、アイドル・ビットＡＳ
に割り当てることのできる期間を長くすることが行われ
ていた。

しかしながら、この高速化によって、このような延長を
必要としない親装置１０および子装置１１−１〜１１−
１までも高速化するためには、高価となり、ビット誤り
率も悪化するから、伝送品質が損われるという問題点が
あった。

［問題点を解決するための手段］ 本発明はこのような問題点を解決するためになされたも
ので、延長すべき点（親装置１０から最大長の遠点）に
バス中継器を設け、その先に延長バス伝送路を接続する
こととした。このバス中継器には、この延長バス伝送路
に接続される、各子装置１１−ｊ〜１１−ｎからのスタ
ート・ビットＳＴと上りデータＤＵｊ−ＤＵｎを、各子
装置１１−」〜１１−ｎに対応して記憶するための２組
のエリアを有するメモリ回路とこの上りデータＤＵｊ〜
ＤＵｎの読出しおよび書込みを行うタイミング制御回路
を設けた。またマルチ・フレームＭＦには、各子装置１
１−ｊ〜１１−ｎに対応するタイム・スロット５ｊ−３
ｏを設定するようにした。

［作用］ マルチ・フレームＭＦ１が各子装置１１−ｊ〜１１−ｎ
に印加されると、各子装置１１−ｊ〜１１−ｎは対応す
るタイム・スロット内でバス中継器にスタート・ビット
ＳＴと各上りデータＤ、ｊ〜Ｄ、ｎが到着するように送
出する。これは第５Ａ。

Ｂ図に示した各子装置１１−１〜１１−１の動作と同じ
である。このスタート・ビットＳＴと各上りデータＤＵ
ｊ”　ＤＯｎはメモリ回路の一方の組のエリアに記憶さ
れると同時に、他の組のエリアに１つ前のマルチ・フレ
ームＭＦｏにおいて記憶された、現在のタイム・スロッ
トに対応する子装置からのスタート・ビットＳＴと上り
データをメモリ回路から読出し、上り伝送路に送出する
。各子装置１１−ｊ〜１１−ｎについて同様に動作する
ことによって、１つのマルチ・フレームＭＦ１について
の動作が終わる。つぎのマルチ・フレームＭＦ　におい
ては、前回のマルチ・フレームＭＦ１において読出した
メモリ回路の他の組のエリアに各子装置１１−ｊ〜１１
−ｎからの対応するスタート；ビットＳＴと上りデータ
ＤＩＪｊ”　０ＬＩｎをそれぞれ書込むと同時に、マル
チ・フレームＭＦ１の期間に書込まれたメモリ回路の一
方の組のエリアから現在のタイム・スロットに対応する
子装置からのスタート・ビットＳＴと上りデータを読出
し、上り伝送路に送出する。

このようにすることによって、増設された子装置からの
上りデータは１マルチ・フレームの期間だけ遅れて親装
置に送られる。

したがって、バス中継器に接続される延長ハス伝送路の
最大圧は親装置に接続可能なバス伝送路の最大圧（等し
い。

このようにして、全装置の伝送速度も上げず、アイドル
・ビットの期間も増加せず、しかもバス伝送路の延長が
不要の場合の全装置には変更を要せずにバス伝送路の延
長を実現することができた。

［実施例］ 本発明に係るバス中継器は第２Ａ図に示すように、親装
置１０から上位下り伝送路１５および上位上り伝送路１
６の最大圧の場所に設定され、バス中ｉｌｌ器３０から
、上位下り伝送路１５ｃｔｊよび上位上り伝送路１６の
最大圧に等しい長さを最大圧とする下位下り伝送路１７
および下位上り伝送路１８が延長されて、マルチ・ドロ
ップ形式で子装置１１−ｊ〜１１−ｎが接続されている
。

第２Ｂ図には、第２Ａ図に示したバス伝送路によって伝
送される信号のバス中継器３０の点にお（プるタイム・
チャートが示されている。ここにおける信号のフォーマ
ツ１〜は第５Ｂ図によって説明したものと同じである。

第２Ｂ図（ａ）はバス中継器３０の点における下位下り
伝送路１７の信号を示している。バス中１１器３０は、
親装置１０から上位下り伝送路１５によって送られてく
る信号を識別再生して、第２Ｂ図（ａ）に示すように、
マルチ・フレームＭ「ｏ、ＭＦｌ　、ＭＦ２・・・の順
に、下位下り伝送路１７に送出する。たとえば、マルチ
・フレームＭＦ。には、子装置１１−１〜１１−ｎに対
応してタイム・スロット５１０−８ｎｏが含まれている
。

たとえば、マルチ・フレームＭＦ１のタイム・スロット
Ｓｎ１は、第２Ｂ図の（ｂ）に示ずように、フレーム信
号Ｆ　を先頭に、下りデータＤ［）。１とアイドル・ビ
ットＡＢが続いている。このタイム・スロットＳ。１を
受けたバス中継器３０から最大圧の点にある子装置１１
−ｎはスタート・ビットＳＴと上りデータＤＵｎ１を送
出するが、それがバス中継器３０に到達するのは、第２
Ｂ図（Ｃ）に示すように、その上りデータＤ、。１の終
わりがタイム・スロットＳ。１の終期となるような時点
である。このスタート・ビットＳＴと上りデータＤ、。

１はバス中継器３０に含まれるメモリ回路に書込まれる
。一方、このタイム・スロットＳ。１の最初において、
フレーム信号「１を受けると、第２Ｂ図（ｄ）に示すに
うに、バス中継器３０に含まれるメモリ回路から、１つ
前のマルチ・フレームＭＦｏのタイム・スロワ１〜Ｓｎ
ｏの期間にメモリ回路に書込んであったスタート・ビッ
トＳＴおよび上りデータＤＵｏｏを読出して、ただちに
上位上り伝送路１６に送出する。これによって上りデー
タＤ１、Ｊ　ｎＯの終端は、親装置１０にタイム・スロ
ットＳ。１の終期までに到達するように伝送されるから
、競合することなく、親装置１０において処理され、そ
の結果は、親装置１０によって上位下り伝送路１５に送
出される。

同様に、たとえば、マルチ・フレームＭＦ、２のタイム
・スロットＳｊ２は、バス中継器３０のすぐ後に接続さ
れた子装置１１−ｊに割り当てられた期間であり、下位
下り伝送路１７のその期間の信号は第２Ｂ図（ｂ）に示
すように、タイム・スロットＳ、１の信号と同様のタイ
ム・スロット溝成をとっているが、（Ｃ）に示すスター
ト・ピッ８Ｓ丁とそれに続く上りデータＤＵｊ２は、タ
イム・スロットＳｊ２の初期において、ただちにバス中
継器３０に到達している。そこでメモリ回路に書込まれ
る。同時にメモリ回路からは、タイム・スロットＳｊ２
の初期から、１つ前のマルチ・フレームＭＦ１のタイム
・スロットＳｊ１でメモリ回路に書込まれたスタート・
ビットＳＴと、それに続く上りデータＤＵｊ１が読出さ
れてバス中継器３０から上位上り伝送路１６に送出され
る。そこで、上りデータＤＵｊ１の終端は、親装置１０
にタイム・スロットＳｊ２の終期までに到達するように
伝送される。

本発明のバス中継器３０の興体的−実施例を第１図に示
し説明する。

ここで、３１は上位下り伝送路１５からの信号を受信し
下り受信信＠５１を出力するための第１受信回路である
。４０は本発明の要部をなす再生中継回路部で、下り受
信信＠５１から、下り送信信号５３をつくり、送出する
。３３は、下り送信信＠５３を受けて下位下り伝送路１
７に送出するための第１送信回路である。３２は、下位
上り伝送路１８からの信号を受信して、上り受信信号５
２を再生中継回路部４０に送出するための第２受信回路
である。３４は、上り受信信号５２を一旦記憶しそれを
読出して上り送信信＠５４となったものを再生中継回路
部４０から受けて、上位上り伝送路１６に送出するため
の第２送信回路である。

再生中継回路部４０の内部は、つぎのような構成となっ
ている。４１は、下り受信信号５１を受けて、そこから
クロック５６を抽出し出力するためのクロック抽出回路
である。４２は、クロック５６を受けて、下り受信信＠
５１を識別再生して、下り送信信号５３を出力するため
の識別再生回路である。４３は、クロック５６を受けて
、下り送信信号５３からタイム・スロット８１〜Ｓ、の
先頭をあられすフレーム信号５７と、マルチ・フレーム
ＭＦの先頭をあられすマルチ・フレーム信号５８を出力
するための同期抽出回路である。４５は、スタート・ビ
ット検出回路で、上り受信信号５２を監視し、スタート
・ビットＳＴの立上りを検出すると、引続きそれがスタ
ート・ビットＳＴと判断することが妥当であるか否かを
チェックして、妥当であると判断すると（すなわちスタ
ート・ビットＳＴ有りと判断すると）、スタート・ビッ
ト検出信号５９を出力する。４６はタイミング制御回路
、４７はメモリ回路である。タイミング制御回路４６は
、クロック５６．フレーム信号５７、マルチ・フレーム
信＠５８とを受けて、フレーム信号５７からタイム・ス
ロットの番号（たとえばＳ　）を読取り、そのタイム・
スロットＳ。１の期間内にスタート・ビット検出信号５
９を受けると、上り受信信号５２から、スタート・ビッ
トＳＴに続く上りデータＤＵｎｉを再生するために、ス
タート・ビット検出信号５９を基準として上りデータ再
生クロック６１を発生し、メモリ回路４７に送出する。

同時に、タイミング制御回路４６はタイム・スロットＳ
、１の期間内にスタート・ビットＳＴが存在したか否か
を判断してその゛有″“無゛′をメモリ回路４７に格納
するために、スタート・ビット検出情報６２をメモリ回
路４７に送出する。

同時にクロック５６とフレーム信＠５７とマルチ・フレ
ーム信号５８とにより、タイミング制御回路４６は、タ
イム・スロット番号Ｓｒ１を判読し、子装置１］−ｎか
らの１つ前のマルチ・フレームＭＦｏのタイム・スロッ
トＳ。０の期間にメモリ回路４７に書込んだスタート・
ビット検出情報６２をメモリ回路４７から読出し、スタ
ート・ビット検出情報６２が″有″のときには固定パタ
ーンであるスタート・ビットＳＴと上りデー゛りり、。

０とをタイム・スロットＳ、１の期間の初期において読
出すための上り送出タイミング信号６４をメモリ回路４
７に印加する。そのスタート・ビット検出情報６２が“
無パのときには上り送出タイミング信号６４は出力され
ない。

上り送出タイミング信号６４を受けると、メモリ回路４
７は、固定パターンであるスタート・ビットＳＴと、１
つ前のマルチ・フレームＭＦｏにおいて書込んだ上りデ
ータＤｔｌｎｏを読み出し、これを上り送信信＠５４と
して出力する。

このメモリ回路４７の内容は第３図に示すように構成さ
れている。これを第２Ｂ図を参照しながら説明する。

メモリ回路４７は第１エリアと第２エリアと固定パター
ンでおるスタート・ビットＳＴを記憶する３個のエリア
番有している。第１エリアと第２エリアは全く同じ構成
であり、子装置の番＠１１−ｊ〜１１−ｎに対応して、
スタート・ビットが存在ビたか否かを示すスタート・ビ
ット検出情報（ＳＴ検出情報）６２と、上りデータＤＵ
ｊ−Ｄ、。

が記憶される。

いま、マルチ・フレームＭＦ１のタイム・スロットＳｊ
１の期間であるとき（第２Ｂ図参照）、スタート・ビッ
ト検出信号５９によりスタート・ビットの存在がタイミ
ング制御回路４６で確認されると、第２エリアのＳＴ検
出情報６２の欄に“有″が、上りデータの潤には上りデ
ータＤＵｊ１が格納される。それと同時に、第１エリア
からは、マルチ・フレームＭ「　のタイム・スロットＳ
ｊｏの門間に格納された、ＳＴ検出情報６２の゛有″が
スタート・ピッ１〜検出情報６２として読出され、その
″右″がタイミング制御回路４６で確認されると、上り
送出タイミング信号６４がメモリ回路４７に送られ、メ
モリ回路４７はスタート・ビットＳＴの固定パターンと
、タイム・スロットＳｊｏの期間に格納された第１エリ
アの上りデータＤｔｇ。

を上り送信信号５４として送出する。

タイム・スロットＳｋｌの期間についても同様にしてス
タート・ビット検出情報６２の゛有″と上りデータＤＵ
ｋｌとが第２エリアに書込まれるが、同時に第１エリア
のＳＴ検出情報６２を読出すと、″無゛′となっている
ので上りデータは読出されない。ここで、もしもタイム
・スロットＳｋｌの期間中にスタート・ピッ８Ｓ丁がス
タート・ビット検出回路４５で検出されないときには、
第２エリアのＳＴ検出情報６２の欄には、“′無パがコ
込まれ、上りデータの欄にはなにも書込まれないままで
ある。

第２Ａ、８図においては、説明の都合上親装置１０に近
い子装置１１−１から最遠点の子装置１１−ｎの順序に
、マルチ・フレームＭＦのタイム・スロット８１〜Ｓｏ
の順序をとった場合を示したが、この両者の順序には何
の関係もないので、その配列の順序は図示のものに限定
されるものではない。

第２Ａ図のバス中継器３０からの最大長の部分にさらに
バス中継器３０を設けてバス伝送路を延長することも可
能であることは以上の説明から明らかであろう。

第４Ａ図には、アイドル・タイムを有する、いわゆるピ
ンポン伝送方式といわれる時分割方向制御伝送方式の信
号のフォーマットおよびタイム・チャー１−を示したが
、この場合にも、第４Ｂ図に示すような第１図に示した
ものと同じ構成のバス中継器でバス伝送路の最大長をさ
らに延長することが可能である。この場合には各構成要
素は、この時分υ］方向制御伝送方式の信号のフォーマ
ットに適するものでなければならないことは当然である
。

以上の説明において、第１送信回路３３．第２受信回路
３２．スタート・ビット検出回路４５゜タイミング制御
回路４６およびメモリ回路４７の各構成要素は、親装置
１０の構成要素として用いられるものと同じものでおり
、第１受信回路３１゜クロック抽出回路４１．識別再生
回路４２．同期抽出回路４３および第２送信回路３４の
各構成要素は、子装置１１−１〜１１−ｎの構成要素と
して用いられるものと同じものであるから、ＬＳＩや回
路基板を共通化することができ、コストを下げることが
できる。

［発明の効果］ 以上の説明から明らかなように、本発明によるならば、
下り伝送路に同期式、上り伝送路に調歩同期式を用いる
バス伝送路の最大長を、全装置の伝送速度も上げず、ア
イドル・ビットの期間も増加せずしかも延長前の全装置
には変更を要せずにきわめて経済的にバス伝送路の延長
を実現することができるから、本発明の効果は極めて大
きい。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するための回路構成図
、第２Ａ図および第２Ｂ図は本発明のバス中継装置の動
作概念を説明する太めの図、第３図はメモリ回路４７の
内容を示す図、第４Ａ図および第４Ｂ図は本発明の他の
実施例を示す図、第５Ａ図および第５Ｂ図は従来例を説
明するための図である。 各図に用いられている番号および記号を以下に示すＪ １０・・・親装置　　　　　１１・・・子装置１５・・
・上位下り伝送路　１５Ａ・・・下り伝送路１６・・・
上位上り伝送路　１６Ａ・・・上り伝送路１７・・・下
位下り伝送路　１８・・・下位上り伝送路３０・・・バ
ス中継器　　　３１・・・第１受信回路３２・・・第２
受信回路　　３３・・・第１送信回路３４・・・第２送
信回路　　４０・・・再生中継回路部４１・・・クロッ
ク抽出回路 ４２・・・識別再生回路　　４３・・・同期抽出回路４
５・・・スタート・ビット検出回路 ４６・・・タイミング制御回路 ４７・・・メモリ回路　　　５１・・・下り受信信号５
２・・・上り受信信＠　　５３・・・下り送信信号５４
・・・上り送信信号　　５６・・・クロック５７・・・
フレーム信号 ５８・・・マルチ・フレーム信号 ５９・・・スタート・ビット検出信号 ６１・・・上りデータ再生クロック ６２・・・スタート・ビット検出情報 ６４・・・上り送出タイミング信号 ＤＤ・・・下りデータ　　　Ｄ、・・・上りデータＦ・
・・フレーム信号　　　ＭＦ・・・マルチ・フレームＳ
・・・タイム・スロット　ＳＴ・・・スタート・ビット
。

Claims (3)

【特許請求の範囲】
1. （１）親装置と、その親装置に接続された上り信号に調
   歩同期式伝送を、下り信号に同期式時分割伝送を用いた
   バス伝送路と、このバス伝送路にマルチ・ドロップ形式
   で接続された複数の子装置を含むバス伝送システムの前
   記バス伝送路を延長するためのバス中継器において、 前記親装置からの下り信号を受信し、波形整形して下り
   受信信号を出力するための第１受信手段と、 前記下り受信信号からクロックを抽出して出力するため
   のクロック抽出手段と、 前記下り受信信号を識別再生して下り送信信号を出力す
   るための識別再生手段と、 前記下り送信信号からフレーム同期ビットを監視し、フ
   レーム信号を出力するための同期抽出手段と、 前記下り送信信号を複数の子装置に送出するための第１
   送信手段と、 前記下り送信信号を受けるための複数の子装置からの上
   り信号を受信し、波形整形して上り受信信号を出力する
   ための第２受信手段と、 前記上り受信信号を監視し、スタート・ビットを検出し
   てスタート・ビット検出信号を出力するスタート・ビッ
   ト検出手段と、 前記クロックと、前記フレーム信号と、前記スタート・
   ビット検出信号を受けて、上りデータ再生クロックと上
   り送出タイミング信号を出力するためのタイミング制御
   手段と、 前記上りデータ再生クロックを受けて前記上り受信信号
   を書込み、前記上り送出タイミング信号を受けたとき、
   すでに書込んである上り受信信号の内容を読出して上り
   送信信号として出力するためのメモリ手段と、 前記上り送信信号を前記親装置へ送出するための第２送
   信手段とを含むことを特徴とするバス中継器。
2. （２）前記メモリ手段が、 １つのマルチ・フレームの期間の前記上り受信信号を書
   込むためのエリアと、 前記１つのマルチ・フレームの期間のつぎに受ける１つ
   の後続マルチ・フレームの期間の前記上り受信信号を書
   込むためのエリアとを含み、前記タイミング制御手段に
   制御されて、前記一方のエリアに前記上り受信信号を書
   込む後続マルチ・フレームの期間に、前記他のエリアに
   すでに書込まれた前記上り受信信号を読出して上り送信
   信号とするものである特許請求の範囲第１項記載のバス
   中継器。
3. （３）前記上り受信信号を書込むための２つのエリアが
   、それぞれ子装置からの前記上り送信信号の先頭に付け
   るためのスタート・ビットの有無とデータを格納するも
   のである特許請求の範囲第２項記載のバス中継器。