JPS62205446A - 異常動作検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マイクロプロセッサなど所定バイトの命令コードと所定
バイトのオペランドとからなる命令語を使用する処理装
置において、命令コードおよびオペランドを構成するバ
イト毎の属性の出現順序によって、その異常動作の有無
を検出できるように構成したものである。

〔産業上の利用分野〕

本発明は２マイクロプロセツサなどの処理装置に用いら
れる異常動作検出装置に関するものである。

処理装置の異常動作は、基本的にはハードウェアに起因
するものとソフトウェアに起因するものとに大別するこ
とができる。

前者は、ノイズ・撮動など一時的な一外乱によって処理
装置を構成する各種のカウンタやレジスタの内容が変化
し、プログラムの実行順序あるいは次に取り出すべき命
令語の主記憶装置上のアドレスが変化することなどによ
るものであり、ノイズや振動の多い環境においては、こ
れを避けられない場合が多い。

後者は、プログラムの障害（バグ）のために。

処理の対象となるデータ（オペランド）を誤って命令と
見なして実行し、論理矛盾を起こすことによるものなど
である。

このように異常動作の原因は多種多様であり。

その結果生ずる症状も複雑かつ多様なため、異常動作の
検出については完全な手段はない。

したがって、予め各種の異常動作の症状を想定して、そ
れぞれに通した検出手段を組合せ、異常動作の検出確率
を高めることが重要である。

〔従来の技術〕

前記のように、処理装置における異、常動作の検出には
、一つの方法で十分ということはなく、複数の方法を組
み合わせて検出確度を高める必要から、従来から種々の
方法が提案されており、大別すると、ウォッチドッグタ
イマ（監視タイマ）方式およびアドレスチェック方式に
分けられる。

ウォッチドッグタイマ方式は、プログラムの正常な進行
に合わせてソフトウェアによるクロックを発生させ、こ
れによってタイマをリセットさせるように構成し、タイ
マのオーバフローによって異常動作を検出するようにし
たものである。

またアドレスチェック方式は、処理装置は、主記憶装置
上および入出力装置などのアドレスのうち２割付けがな
されていないアドレスをアクセスすることがないことに
着目したものであり、処理装置から出されたアドレスを
デコードし、これが割り付けられていないアドレスであ
る場合には異常動作と見なすようにしたものである。

〔発明が解決しようとする問題点〕

上記従来例のうち、ウオッチドックタイマ方式では、タ
イマがオーバフローするまで異常動作を検出できないの
で、異常動作の検出までに長時間を要し、その間にデー
タあるいはレジスタの破壊が進行しやすいという問題点
、およびソフトウェアクロックを作るためにプログラム
の作成が複雑になるという問題点がある。

またアドレスチェック方式では、デコード回路の簡略化
のため２通常、アドレスを完全デコードしない場合が多
いが、このような場合には異常動作を検出できない場合
が生ずるという問題点、また、ノイズ等の外乱によって
プログラムカウンタが正常動作しなくなった場合の異常
動作は、はとんど検出できないという問題点がある。

これら問題点を除くため１本発明は従来例とは異なった
観点から異常動作を検出し、従来例と併用することによ
り、異常動作の検出確度を高めることを目的とするもの
である。

〔問題点を解決するための手段〕

本発明による異常動作検出装置は、第り図の原理図に示
すように、処理装置４が実行する目的プログラムをバイ
ト単位に記憶するプログラム記憶部１と、前記目的プロ
グラムのバイト毎の属性をプログラム記憶部１のアドレ
スに対応させて記憶する属性記憶部２と、属性記憶部２
から読み出されたバイト毎の属性の出現順序を所定の規
則によって検証する検証部３とによって構成したもので
ある。

〔作用〕

プログラム記憶部１に記憶する目的プログラムは命令語
の集まりであり、これを処理装置がアドレスを指定する
ことによって順次に取り出して解釈し実行する。

目的プログラムを構成する命令語（機械語）は。

第２図に示すように、ｎバイトの命令コードとｍバイト
のオペランドとの組合せによって表され。

ｎ−ｍは整数で、具体的な値は処理装置４のアーキテク
チャによって定まる。

また各命令語の組合せには次に例示するような規則があ
る。

規則−に最後の命令コード（ｎ）をフェッチしたあとに
他の命令コードをフェッチしない。

規則−２：最後のオペランド（ｍｌをフェッチしたあと
に他のオペランドをフェッチしない。

すなわち２本発明は、処理装置４からのアクセスによっ
てプログラム記憶部１から読み出された命令コードおよ
びオペランドについて、命令語毎に決まっているバイト
毎の取り出し順序等の属性によって、処理装置４から出
されるアドレスの誤りの有無を検証し、その異常動作の
有無を検出できるように構成したものである。

〔実施例〕

第３図（ａ）〜（Ｃ）に実施例の構成図を示す。

第３図（ａｌは全体の概略図で、１′はプログラム記憶
部として用いられる第一のリードオンリメモリ　（ＲＯ
Ｍ）、　　２’　は属性記憶部として用いられる第二の
リードオンリメモリである。

処理装置４はアドレスバスを介して第一のリードオンリ
メモリ１′をアクセスし、これに記憶する目的プログラ
ムをバイト毎に読み取り、読み取られた命令コード・オ
ペランド等はデータバスを介して処理装置４に取り込ま
れる。

同時にこのとき、アドレスバスを介し同じアドレスによ
って第二のリードオンリメモリ２′がアクセスされ、目
的プログラムを構成する命令語のバイト毎の属性、すな
わち、命令コードがオペランドかの区分および各々にお
ける正しい取出し順位が読み出される。

第３図伽）は検証部３の第一の構成例で、前記規則−１
によって処理装置４の異常動作を検出するように構成し
たものである。

すなわち、処理装置４が第一のリードオンリメモリ１′
に記憶している何等かの命令語の最終命令コード（ｎ）
を取り込むと、同時にその属性が第二のリードオンリメ
モリ２′から取り込まれ、　　ＡＮＤ回路３１を介して
Ｄ型フリップフロップ３２にクロック信号ＣＬＫが与え
られるので、Ｄ端子に接続されている“１”がＱ端子に
現れる。

そのあと、もし処理装置４が第一のリードオンリメモリ
１′から何等かの命令語を取り込んだとすると、これは
前記規則に反した異常動作であり。

このときＯＲ回路３３およびＡＮＤ回路回路３４によっ
てＤ型フリフブフロップ３５にクロック信号ＣＬＫが与
えられ、フリップフロップ３５のＱ端子に異常動作検出
信号が現れる。

なお、　　ＡＮＤ回路３６は、フリップフロップ３２お
よびフリップフロップ３５に対するリセット信号を作る
ために設けたものである。

第３図（０）は検証部３の第二の構成例で、前記規則−
２によって処理装置４の異常動作を検出するように構成
したものであり、最終オペランド（−を取り込んだあと
に、何等かのオペランドを取り込むと異常動作検出信号
が現れる。

〔発明の効果〕

以上説明したように９本発明の異常動作検出装置は命令
の取り込み順序の誤りによって処理装置の異常動作を検
出するものであり、比較的簡単な回路によって、従来例
とは異なった見地から、処理装置の各種の異常動作を短
時間に検出することができる。

【図面の簡単な説明】

第１図は本発明の原理図。 第２図は作用の説明図。 第３図（ａ）〜（Ｃ１は実施例の構成図である。 図中。 １はプログラム記憶部、２は属性記憶部。 ３は検証部、　　　　　　４は処理装置を表す。

Claims (2)

【特許請求の範囲】
1. （１）、所定バイトの命令コードと所定バイトのオペラ
   ンドとによって構成された命令語を使用する処理装置の
   異常動作を検出する異常動作検出装置であって、 一連の命令語によって構成される目的プログラムをバイ
   ト単位に記憶するプログラム記憶部（１）と、 前記目的プログラムのバイト毎の属性をプログラム記憶
   部（１）のアドレスに対応させて記憶する属性記憶部（
   ２）と、 属性記憶部（２）から読み出されたバイト毎の属性の出
   現順序を所定の規則によって検証する検証部（３）とを
   備えることを特徴とする異常動作検出装置。
2. （２）、前記属性として命令語を構成する命令コードま
   たはオペランドのバイト毎の取出し順序を用いることを
   特徴とする特許請求の範囲第（１）項記載の異常動作検
   出装置。