JPS62201535U - - Google Patents

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JPS62201535U
JPS62201535U JP8919486U JP8919486U JPS62201535U JP S62201535 U JPS62201535 U JP S62201535U JP 8919486 U JP8919486 U JP 8919486U JP 8919486 U JP8919486 U JP 8919486U JP S62201535 U JPS62201535 U JP S62201535U
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JP
Japan
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phase
memory
read
shift register
signal
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JP8919486U
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Publication date
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【図面の簡単な説明】
第1図は本考案の一実施例における位相同期回
路の回路図、第2図は本考案の変形例における位
相同期回路の回路図、第3図はアナログ回路によ
つて構成された従来の位相同期回路のブロツク図
、第4図は従来用いられたデイジタル回路構成の
位相同期回路の回路図、第5図は受信信号の位相
が再生クロツクよりも進んでいる場合の両信号の
波形を示す波形図、第6図は受信信号の位相が再
生クロツクよりも遅れている場合の両信号の波形
を示す波形図である。 1……受信信号、3……再生クロツク、11…
…D・フリツプフロツプ(位相比較器)、14…
…シフトレジスタ、19……可変周波発振器、4
1,51……低域フイルタ、42,52……RO
M、53……スイツチ、54……フイルタ特性選
択信号。

Claims (1)

  1. 【実用新案登録請求の範囲】 1 入力信号の位相が現在設定されている信号に
    対して進んでいるか遅れているかをデイジタル的
    に遂次比較する位相比較器と、この位相比較器の
    比較結果を順次複数段にわたつて蓄えるシフトレ
    ジスタと、このシフトレジスタに蓄えられた所定
    段数の比較結果をアドレス情報として用い、前記
    入力信号の位相が進んでいるか遅れているかの判
    定をそのテーブルを参照して行うリード・オンリ
    ・メモリと、このリード・オンリ・メモリの演算
    結果に応じて現在設定されている信号の発振周期
    を変更する可変周波発振回路とを具備することを
    特徴とする位相同期回路。 2 リード・オンリ・メモリには、シフトレジス
    タから得られた所定段数の比較結果の他に、低域
    フイルタとしての特性を選択させるためのフイル
    タ特性選択信号が供給され、これらがアドレス情
    報として用いられることを特徴とする実用新案登
    録請求の範囲第1項記載の位相同期回路。
JP8919486U 1986-06-13 1986-06-13 Pending JPS62201535U (ja)

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JP8919486U JPS62201535U (ja) 1986-06-13 1986-06-13

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JP8919486U JPS62201535U (ja) 1986-06-13 1986-06-13

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JPS62201535U true JPS62201535U (ja) 1987-12-22

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JP8919486U Pending JPS62201535U (ja) 1986-06-13 1986-06-13

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