JPS6220044A - チエンジレコ−デイング制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 本発明は計算機における動的アドレス変換機構部ち、仮
想記憶方式を実現するためのアドレス変換機構、即ち仮
想的な論理アドレスから物理的な実アドレスに変換する
場合、実アドレスのある特定ブロック内にデータの書き
換えが発生したか。

否かを示すチェンジレコーディングビットを変換機構内
に設けたことを特徴とする制御方式を提供するものであ
る。即ち、チェンジレコーディングビットをアドレス変
換用の変換テーブルの中に設け、アドレス変換を伴うア
クセスにのみ、書き換えが発生したか、否かを検査とす
るもので、特に変換テーブルの参照に対する時間を短縮
するために取り付けられたハードウェア専用機構、即ち
。

Ｔ　Ｌ　Ｂ　（Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋａｓ
ｉｄｅ　Ｂｕｆｆｅｒ）内にもこのチェンジレコーディ
ングビットを設けるようにしている。このようにすれば
、書き換え命令実行のためのアドレス変換が生じた場合
に、論理アドレスが前記ＴＬＢ内に存在する場合に、Ｔ
ＬＢ内のチェンジレコーディングビットを検査し、又。

もしＴＬＢ内に論理アドレスが存在しない場合には主記
憶上の変換テーブル中のチェンジレコーディングビ・７
トを検査するようにし、その結果変更がないことを示し
ている場合にのみ、再度アドレス変換を行い、この過程
で変換テーブル内のチェンジレコーディングビットを既
に変更があったことを示す値に変更し、更に変換結果及
び新しいチェンジレコーディングビットを前記ＴＬＢに
も登録することを特徴とするチェンジレコーディングビ
ット更新制御方式を提供するものである。

〔産業上の利用分野〕

本発明は計算機における動的アドレス変換機構すなわち
、仮想記憶方式を実現するためのアドレス変換を行うデ
ータ処理装置に係り、特に主記憶装置のあるブロック内
容が変更されたかどうかを示すチェンジレコーディング
ビットを前記アドレス変換機構に設けたチェンジレコー
ディング制御方式に関する。

〔従来の技術〕

大規模集積化技術の進歩に伴い、大型計算機ばかりでな
く、中型、或いは小型の計算機においても仮想記憶方式
が採用されてきた。仮想記憶方式は一般にユーザが実際
の主記憶装置の容量を意識することなく、それよりもは
るかに大きな容量の仮想的な論理アドレス空間を使用で
きる方式である。論理アドレス空間はディスクのような
外部記憶装置とそのアドレスの一部が実アドレス空間と
して主記憶装置上に保持されている。動的アドレス変換
機構Ｄ　ＡＴ　（Ｄｙｎａｍｉｃ　Ａｄｒｅｓｓ　Ｔｒ
ａｎｓｌａｔｉｏｎ）はユーザが各命令の一部として与
える仮想的な論理アドレスをページと呼ばれる単位で実
アドレス空間上の実アドレスに変換する機構である。こ
の機構によってプログラム実行中に必要となったページ
が主記憶装置になかった場合に外部記憶装置から主記憶
装置へそのページが転送されそのかわりアクセス頻度の
少ないページが逆に外部記憶装置に退避されるように制
御される。一般にこのページというのはアドレス空間を
等しい大きさに分割した最小の単位でこのページを集め
て論理アドレス空間をページよりも更に大きな単位、即
ち。

セグメントと呼ばれる単位で分割される。論理アドレス
から実アドレスの変換はアドレス変換テーブルが用いら
れる。動的アドレス変換過程においては、ＣＰＵ内にあ
る制御レジスタのセグメントテーブルの先頭を示す先頭
アドレスと命令の一部である論理アドレスのセグメント
番号によってまず、セグメントテーブルを参照し、その
中のセグメントテーブルエントリを選択すると、そのエ
ントリの内容にはページテーブルの先頭アドレスが読み
出される。このページテーブルの先頭アドレスによって
、ページテーブルの先頭アドレスがわかるので、そこを
基準とすれば、論理アドレス内のページ番号によってペ
ージテーブルからページアドレスを格納しているページ
テーブルエントリを１つ選択する。最後にページテーブ
ルエントリ内のページアドレスと論理アドレス内にある
ページ内変位を合わせて実アドレスが求められる。この
テーブルの参照に対する時間を短縮するために取りつけ
られたハードウェア専用機構がＴＬＢ（Ｔｒａｎｓｌａ
ｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ）で最近
に使用された論理アドレスと実アドレスとを対応させた
対応関係が格納しである。そして論理アドレスのセグメ
ント番号と、ページ番号でＴＬＢをアクセスすると、Ｔ
ＬＢにそれと一致するセグメント番号とページ番号があ
れば、対応する実アドレスのページアドレスが即時に取
り出され、論理アドレスのページ内変位を下位に付加し
て実アドレスが簡単に求められる。ＴＬＢに一致するセ
グメント番号及びページ番号が、存在しない場合には主
記憶装置内のセグメントテーブルと、ページテーブルを
使用して実アドレスを求め、その結果の対応関係をＴＬ
Ｂに書き込む。この場合、実アドレスのある特定ブロッ
ク内にデータの書き換えが発生したか否かを示すチェン
ジレコーディングビットを備えている。このビットは言
わばそのブロックに対する履歴を示す情報であって、従
来は、主記憶装置内とは別の例えば、キーストレンジ等
の記憶装置に備えられていた。この種の従来方法による
と、記憶域のハードウェア量が増加し、更に。

そのチェンジレコーディングビットを制御する特別な制
御回路が必要となる欠点があった。例えば。

１８Ｍ３７０においては、主記憶を２にバイトずつのブ
ロックに分け、各ブロックに対応するキーストレッジ即
ち、２にバイトに対応する保護キーを格納するレジスタ
があって、この保護キー以外に。

読出しの許可ビットＦ、チェンジレコーディングビット
Ｃ′とレファレンスピントＲ２即チ、　参照があったか
を示すビットがある。この図を第２図（ａ）に示しであ
る。このレジスタ、即ち、ワードは各ブロックに対応し
て、別のメモリに格納しである。例えば、第２図ｔｂ＋
に示すように、あるブロックがクリアされている場合に
、すなわち参照も書き換えもない初期状態においては、
チェンジレコーディングビットＣ及びレファレンスビッ
トＲはそれぞれＯである。読み出しの参照があった場合
には、Ｃは前のままであるが、Ｒは１に書き換えられる
。新たに、書き換えの参照があった場合に。

Ｃは１に置き換わり、Ｒは１のままである。ある命令が
来るまではＣもＲも前の値を保持することになる。

〔発明が解決しようとする問題点〕

従来はこのキー及びＦ、Ｃ，Ｒの各ビットを１ワードと
する複数ワードをキーストレッジという記憶域に備えら
れていたが、記憶域のためのメモリ素子及び制御回路が
非常に大きくなるという欠点を有していた。

本発明は従来のようなキーストレンジ用記憶域を削除し
、従って、キーストレンジを制御する回路も削除するこ
とによって、チェンジレコーディング方式そのものは、
アドレス変換テーブル、記憶機構に付加する。即ちチェ
ンジレコーディング変換テーブルに持ち、またそのコピ
ーをＴＬＢ中にも持つことにより、チェンジレコーディ
ングを実現できるチェンジレコーディング制御方式を提
供することを目的とする。

〔問題点を解決するための手段〕

本発明は、仮想記憶方式の動的アドレス変換機構におい
て、実アドレスのある特定ブロック内にデータの書き換
えが発生したか、否か、を示すチェンジレコーディング
ビットをアドレス変換用の変換テーブル内に用い、アド
レス変換を伴うアクセスに対してのみ、書き換えが発生
したか否かを示すようにする制御手段を有することを特
徴とするチェンジレコーディングビット制御方式を提供
することにある。

〔作　　用〕

本発明はアドレス変換を行う場合に必ず、　　ＣＰＵは
変換テーブル又は、ＴＬＢを参照することを利用し、主
記憶上のあるブロックが過去に書き換えがあったかを示
すチェンジレコーディングビ・７トを前記変換テーブル
に用い、また、そのコピーをＴＬＢ中にも持つことによ
り、チェンジレコーディングを実現するようにした。つ
まり主記憶への書き込みのためのアドレス変換が生じた
場合。

変換テーブルを参照するか、あるいはＴＬＢに登録され
ている場合にはＴＬＢを参照するので、変換テーブル又
は、ＴＬＢ中のチェンジレコーディングビットも検査で
き、このビットを見ることによってそのブロックがまだ
、書き込みがないという状態を示した場合に、変換テー
ブル及びＴＬＢ内のチェンジレコーディングビットを変
更するようにしている。

〔実　施　例〕

次に本発明のチェンジレコーディング制御方式を図面を
参照して説明する。

第１図にチェンジレコーディングビットを含むセグメン
トテーブルおよびページテーブル、そしてＴＬＢを用い
た本発明の動的アドレス変換過程を示す。ＣＰＵ　（中
央演算装置）内にある制御レジスタのセグメントテーブ
ルの先頭を示すセグメントテーブル先頭アドレス１と、
命令の一部である論理アドレスのセグメント番号２によ
って、まず、セグメントテーブル３を参照し、その中の
セグメントテーブルエントリ３０を１つ選択すると。

そのエントリ３０の内容にはページテーブルの先　。

頭アドレス３１．が読みだされる。このページテーブル
の先頭アドレスによってページテーブル４の先頭アドレ
スが導出できるので、そこを基準とすれば、論理アドレ
ス内のページ番号２０によってページテーブル４を参照
すればページテーブルエントリを１つ選択する。最後に
ページテーブルエントリ内のページアドレスと論理アド
レス１にあるページ内変位２１を合わせて実アドレス５
が求められる。これらのテーブル３及び４の参照に対す
る時間を短縮するために、取り付けられたハードウェア
専用機構即ち、　　Ｔ　Ｌ　Ｂ　（Ｔｒａｎｓｌａｔｉ
ｏｎＬｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ）には最近に使
用されたページの論理アドレスと実アドレスの対応表が
格納されである。論理アドレスのセグメント番号２とペ
ージ番号２０でＴＬＢ　６をアクセスすると、ＴＬＢ６
にそれと一致するセグメント番号と、ページ番号があれ
ば、対応する実アドレスのページアドレスが即時に取り
出され、論理アドレスのページ内変位２１を下位に付加
して実アドレスが求められる。ＴＬＢに一致するセグメ
ント番号、ページ番号が存在しない時には、主記憶装置
内の前記セグメントテーブル３とページテーブル４を使
用して実アドレスを求め、その結果の対応関係をＴＬＢ
にも書き込む。そして、再びＴＬＢを使用して実アドレ
スを求める。

本発明はこのようなアドレス変換を行う場合に。

ページテーブル４の各エントリ内にチェンジレコーディ
ングビット（Ｃ）を持つようにしている。

このようにアドレス変換を伴う場合には、変換テーブル
又は、ＴＬＢを必ず、参照することになる。

そして、変換用のページテーブルは、各２にバイトのブ
ロックに対応して存在する。従来は、実アドレスに対し
てキーストレッジを１つずつ持っていたが１本発明のよ
うにチェンジレコーディングビットを各ページテーブル
の各エントリに入れることによって、論理アドレスだけ
のチェンジレコーディングを実行することになる。この
ような限定をしても、論理アドレスの各ブロックに対す
る各レコーディングの実現は確実に実行されることにな
る。即ち、セグメントテーブル先頭アドレス１が固定の
場合、ある論理アドレスのセグメント番号２によって示
されるセグメントテーブル３のエントリは唯一１つであ
り、またこのエントリにあるページテーブル先頭アドレ
ス３１と該論理アドレスのページ番号２０によって示さ
れるページテーブルのエントリも唯一１つであるから、
セグメントテーブル３の各エントリ内のページテーブル
先頭アドレス３１がすべて異なる場合には、該論理アド
レスのセグメント番号２とページ番号２０の組から求め
られるページテーブルのエントリは唯一１つということ
になる。よって論理アドレスのセグメント番号２とペー
ジ番号２０で示される各ブロック、即ち、２にハイドの
ブロックに対応するチェンジレコーディングビットが１
つずつ存在することになり、このビットにより論理アド
レスのチェンジレコーディングが実現できることになる
。変換の結果はＴＬＢにも登録されるが。

この際に、ページテーブルエントリ内のチェンジレコー
ディングビットＣも登録する必要がある。

こうすることによって、論理アドレスがＴＬＢに登録さ
れている場合には、瞬時にこの論理アドレスに対応する
実アドレスとチェンジレコーディングビットＣが求めら
れることになる。

アドレス変換を伴わない場合には、論理アドレスそのも
のから実アドレスが求められるので２本発明によれば、
チェンジレコーディングは実現すれないことになる。ま
た、ｃｐｕからアクセスではなく、Ｔｏ装置から主記憶
へのアクセスの場合にも、チェンジレコーディングは行
うことは出来ない。しかし、変換を伴わない場合という
のは。

普通Ｏ８関係のプログラムであって、この場合には、チ
ェンジレコーディングを必要としないのが。

一般的である。Ｏ８の下のレベルにあるプログラムに関
しては、必ず、アドレス変換を行うようにしてあれば１
本発明は有効に利用できることになる。また、ＩＯから
のアクセスの場合にも普通はＯ８を介在してＩＯ詰装置
主記憶装置とのデータ転送を行うようにしているので、
この場合にもチェンジレコーディングが行えないとして
も、その制御はＯ８が行えばよいことになる。

次に、チェンジレコーディングビットの変更過程を第３
図（ａ）、及び第３図（ｂｌを用いて説明する。

第３図（ｂ）は、いわゆる一般のアドレス変換過程を示
すフローチャートである。

第３図（ａｌのフローチャートにおいて、まず、メモリ
のアクセスを行う場合に、アドレス変換を行うがまず、
ＴＬＢがある場合には、ＴＬＢの中を見る。ＴＬＢの中
にその論理アドレスが存在する場合にはその実アドレス
とチェンジレコーディングピントを呼び出す。そうでな
い場合には第３図（ｂ）の■に示すようにセグメントテ
ーブル先頭アドレスと、論理アドレスのセグメント番号
からセグメントテーブル内のエントリアドレスを求め、
そして、■に示すようにセグメントテーブルエントリ内
のページテーブル先頭アドレスと、論理アドレスのペー
ジ番号からページテーブル内エントリアドレスを求める
。この時、ページテーブルからチェンジレコーディング
ビットが読みだされ、このチェンジレコーディングビッ
トを参照することになる。読出しに関しては、チェンジ
レコーディングビットは見る必要がなく、書き込み動作
のみ。

このビットを参照することになる。即ち、そのビットが
管理するアドレスブロックへの書き込み動作が発生した
場合に、書き込みがなかった場合を示すｆ直、即ち、チ
ェンジレコーディングビットがＯであった場合に、１に
変更する必要がある。しかし、既に書き込みがあったこ
とを示す値、即ち。

１であった場合にはこの手続きは不要となる。チェンジ
レコーディングピントが１であった場合に。

新たに、書き込みが行われた場合には、チェンジレコー
ディングビットを０から１に変更する必要がある。第３
図ｆａｌにおいて、チェンジレコーディングピノ１−が
Ｏである場合には、第３図ｆｂ）の■に示すようにもう
一度セグメントテーブル先頭アドレスと、論理アドレス
のセグメント番号からセグメントテーブル内のエントリ
アドレスを求め、■に示すようにセグメントテーブルエ
ントリ内のページテーブル先頭アドレスと論理アドレス
のページ番号からページテーブル内エントリアドレスを
求めると、ここで、初めて、ページテーブルエントリ内
のチェンジレコーディングビットが読み出され、これは
今０になっているが１　これを１に書き換えることにな
る。そして、第２図の■、■。

■に従って、ページテーブルエントリ内の実ブロックア
ドレスを実アドレスとし、実ブロックアドレスを論理ア
ドレスのセグメント番号、ページ番号と共に、ＴＬＢに
登録する。この場合、チェンジレコーディングピントは
、１に書き換えられた状態でＴＬＢに登録するわけであ
る。そして、実アドレスによる主記憶のアクセスを実行
する。また、チェンジレコーディングビットが０である
場合には、ＴＬＢ内実プロ・７クアドレスを実アドレス
として、そして、実アドレスによる主記憶のアクセスに
いくようにすればよい。部ち、既に書き込みがあったこ
とを示す値、即ち、チェンジビットが１である場合には
、前記の手続きは不要となる。

このように本発明では書き込み命令のための論理アドレ
スを実アドレスに変換する場合、論理アドレスがＴＬＢ
に存在する場合には、ＴＬＢ内のチェンジレコーディン
グビットを検査し、もし。

ＴＬＢ内に存在しない場合には、前記変換過程で求まる
ページテーブルエントリ内のチェンジレコーディングビ
ットを検査し、この検査した結果が書き込みがないとい
うことを示す値即ち、論理Ｏの時にチェンジレコーディ
ングビットを変更する手段を有している。

〔効　　果〕

本発明は、チェンジレコーディングビットを変換テーブ
ル内、あるいはＴＬＢ内に設けることによって、チェン
ジレコーディングビットを格納するための主記憶以外の
記憶域即ちキーストレッジを必要とせず、しかも、アド
レス変換を伴うメモリアクセスに対しては、チェンジレ
コーディングで各メモリブロックの書き込み動作の履歴
を検査できるという特徴があり、極めて簡単な制御回路
でもってチェンジレコーディングを実現できるので、コ
ストの低減化を図ることができるという効果がある。

【図面の簡単な説明】

第１図は１本発明のアドレス変換機構を示す説明図。 第２図は、従来のキーストレンジ方式によるアドレス変
換機構を示す図。 第３図（ａｌは、第１図における本発明のアドレス変換
方式の流れ図。 第３図（ｂ）は、セグメントテーブルとページテーブル
を利用したアドレス変換過程の流れ図を示す。 １・・・セグメントテーブル先頭アドレス。 ２・・・セグメント番号。 ３・・・セグメントテーブル。 ４・・・ページテーブル。 ５・・・実アドレス。 ６・・・ＴＬＢ、’ 第２図（（）） 第２図（ｂ） 第３図Ｃα）

Claims (2)

【特許請求の範囲】
1. （１）仮想記憶方式の動的アドレス変換機構において、 実アドレスのある特定ブロック内にデータの書き換えが
   発生したか否かを示すチェンジレコーディングビットを
   アドレス変換用の変換テーブル内に用い、アドレス変換
   を伴うアクセスに対してのみ、書き換えが発生したか否
   かを示す制御手段を有することを特徴とするチェンジレ
   コーディング制御方式。
2. （２）前記チェンジレコーディングビットの更新を行う
   ために、ＴＬＢ内にも前記チェンジレコーディングビッ
   トを持ち、書き換え命令実行のためのアドレス変換が生
   じた場合に、もし、論理アドレスがＴＬＢ内に存在する
   場合には、ＴＬＢ内の前記チェンジレコーディングビッ
   トを検査し、もし、論理アドレスがＴＬＢ内に存在しな
   い場合には主記憶上の変換テーブルを参照し、前記変換
   テーブル内の前記チェンジレコーディングビットを検査
   した結果、まだ、書き込みがないことを示す値である場
   合には、変換テーブル及びＴＬＢ内のチェンジレコーデ
   ィングビットを変更する制御手段を有する特許請求の範
   囲第１項記載のチェンジレコーディングビット制御方式
   。