JPS62196920A - 同期分離回路 - Google Patents
同期分離回路Info
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- JPS62196920A JPS62196920A JP61039472A JP3947286A JPS62196920A JP S62196920 A JPS62196920 A JP S62196920A JP 61039472 A JP61039472 A JP 61039472A JP 3947286 A JP3947286 A JP 3947286A JP S62196920 A JPS62196920 A JP S62196920A
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- 239000002131 composite material Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000003990 capacitor Substances 0.000 claims description 15
- 230000000903 blocking effect Effects 0.000 claims description 13
- 230000001360 synchronised effect Effects 0.000 claims description 13
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims description 7
- 238000007599 discharging Methods 0.000 abstract description 2
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 229910019501 NaVO3 Inorganic materials 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
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- 238000011084 recovery Methods 0.000 description 1
- CMZUMMUJMWNLFH-UHFFFAOYSA-N sodium metavanadate Chemical compound [Na+].[O-][V](=O)=O CMZUMMUJMWNLFH-UHFFFAOYSA-N 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテレビジョンの同期分離回路に関する。
従来のコンパレータを用いたテレビジョンの同期分離回
路の例を第２図に示す。第２図（Ａｌはクランプ用のス
イッチを持つ同期分離回路例を示す回路図、第２図刊は
クランプされた正極性の合成映像信号の波形図、第２図
（ｑは同期分離回路の出力を示すタイミングチャートで
、第２図（Ｂ）と第２図（ｑのタイミングは一致してい
る。第２図において、２１は合成映像信号の入力する直
流阻止コンデンサ、２２は合成映像信号をクランプする
トランスミッションゲートなどのスイッチ、２６はスイ
ッチ２２の開閉の制御をする制御パルス、２４は反転入
力端にクランプされた合成映像信号が入力するコンパレ
ータ、２５はコンパレータ２４の出力、２６はペデスタ
ルレベル、２７は水平同期信号、Ｒ２１、ＦＬ２２、Ｒ
２６は高い電源電圧（以下ＶＤＤと称する）と低い電源
電圧（以下ｖＳＳと称する）の間で直列に接続された抵
抗、ｖ２１はクランプ用のスイッチに接続した第１の基
準電圧、Ｖ２２はコンパレータの正転入力に接続した比
較基準電圧で、比較基準電圧Ｖ２２は第１の基準電圧Ｖ
２１より高い。
路の例を第２図に示す。第２図（Ａｌはクランプ用のス
イッチを持つ同期分離回路例を示す回路図、第２図刊は
クランプされた正極性の合成映像信号の波形図、第２図
（ｑは同期分離回路の出力を示すタイミングチャートで
、第２図（Ｂ）と第２図（ｑのタイミングは一致してい
る。第２図において、２１は合成映像信号の入力する直
流阻止コンデンサ、２２は合成映像信号をクランプする
トランスミッションゲートなどのスイッチ、２６はスイ
ッチ２２の開閉の制御をする制御パルス、２４は反転入
力端にクランプされた合成映像信号が入力するコンパレ
ータ、２５はコンパレータ２４の出力、２６はペデスタ
ルレベル、２７は水平同期信号、Ｒ２１、ＦＬ２２、Ｒ
２６は高い電源電圧（以下ＶＤＤと称する）と低い電源
電圧（以下ｖＳＳと称する）の間で直列に接続された抵
抗、ｖ２１はクランプ用のスイッチに接続した第１の基
準電圧、Ｖ２２はコンパレータの正転入力に接続した比
較基準電圧で、比較基準電圧Ｖ２２は第１の基準電圧Ｖ
２１より高い。
第２図において、直流阻止コンデンサ２１を通過した合
成映像信号は、水平同期信号２７の存在するときに出力
される制御パルス２６によりスイッチ２２が導通状態に
なるので、第２図（Ｂｌに示すように水平同期信号２７
の底が第１の基準電圧Ｖ２１にクランプされる。第２図
（Ｂｌのように比較基準電圧Ｖ２２が水平同期信号２７
の底の電圧である第１の基準電圧Ｖ２１とペデスタルレ
ベル２６０間にあるので、コンパレータ２４の出力２５
は第２図（ｑのように水平同期信号２７０所にパルスを
持つ。
成映像信号は、水平同期信号２７の存在するときに出力
される制御パルス２６によりスイッチ２２が導通状態に
なるので、第２図（Ｂｌに示すように水平同期信号２７
の底が第１の基準電圧Ｖ２１にクランプされる。第２図
（Ｂｌのように比較基準電圧Ｖ２２が水平同期信号２７
の底の電圧である第１の基準電圧Ｖ２１とペデスタルレ
ベル２６０間にあるので、コンパレータ２４の出力２５
は第２図（ｑのように水平同期信号２７０所にパルスを
持つ。
しかしながら第２図のスイッチはトランスミッションゲ
ートなどが用いられており、開閉を制御するパルス２６
が必要なので回路構成が複雑になるという欠点がある。
ートなどが用いられており、開閉を制御するパルス２６
が必要なので回路構成が複雑になるという欠点がある。
本発明の目的は上記の欠点を改良して簡単な回路を構成
する一方、素子パラメータや外部環境に影響されに（い
同期分離回路を提供することである。
する一方、素子パラメータや外部環境に影響されに（い
同期分離回路を提供することである。
本発明は、合成映像信号の入力する直流阻止コンデンサ
とコンパレータの第１の入力端の接続部にソースが接続
し、ゲートとドレインが第１の基準電圧に接続する第１
のＭＯＳ−ＦＥＴと、さらに一端が前記のコンパレータ
の第１の入力端に接続する第１の抵抗と、ゲートとドレ
インが第２の基準電圧に接続し、ソースが前記のコンパ
ｖ−ｐの第２の入力端と接続する第２のＭＯＳ ＦＥ
Ｔと、その第２のＭＯＳ−ＰＥＴのソースと一端が接続
する第２の抵抗を有する同期分離回路を提供するもので
ある。
とコンパレータの第１の入力端の接続部にソースが接続
し、ゲートとドレインが第１の基準電圧に接続する第１
のＭＯＳ−ＦＥＴと、さらに一端が前記のコンパレータ
の第１の入力端に接続する第１の抵抗と、ゲートとドレ
インが第２の基準電圧に接続し、ソースが前記のコンパ
ｖ−ｐの第２の入力端と接続する第２のＭＯＳ ＦＥ
Ｔと、その第２のＭＯＳ−ＰＥＴのソースと一端が接続
する第２の抵抗を有する同期分離回路を提供するもので
ある。
本発明の実施例を図面を用いて説明する。第１図は本発
明の実施例を示す。第１図（Ａｌは回路図、第１図（Ｂ
ｌはクランプされた正極性の合成映像信号の波形図、第
１図（ｑは同期分離回路の出力を示すタイミングチャー
トであり、１１は直流阻止コンデンサ、１２は第１のＮ
型ＭＯＳ−ＦＥＴ、１３は第１の入力端としての反転入
力端に直流阻止コンデンサ１１を介して合成映像信号が
入力し、第１のＮをＭＯＳ ＦＥＴ１２のソースとサ
ブストレートカ接続しているコンパレータ、１４はコン
パレータ１６の出力、１５は第２のＮ型ＭＯＳ−ＦＥＴ
、１６はペデスタルレベル、１７は水平向Ｘ１［ｉｉ１
テアリ、Ｒ１１、Ｒ１２、ＦＬ１３はＶＤＤとｖＳＳの
間に直列接続した抵抗、Ｒ１４は一端がコンパレータの
反転入力端に接続し、他端をｖＳＳに接続した第１の抵
抗、Ｒ１５は一端が第２のＮ型ＭＯＳ−Ｆ・ＥＴのソー
スとサブストレートとコンパレータ１６の第２の入力端
としての正転入力端に接続し、他端がｖＳＳに接続する
第２の抵抗、ｖｌｌは第１７）Ｎ型ＭＯＳ ＦＥＴ１
２のゲートとドレインが接続する第１の基準電圧、Ｖｌ
２＆−！−第２（１’）Ｎ型ＭＯＳ−ＦＥＴ１５のゲ
ートとドレインが接続する第２の基準電圧、ｖ１６はコ
ンパレータ１３の反転入力端に入力する合成映像信号の
水平同期信号１７の底の電圧、Ｖｌ４はコンパレータ１
６の正転入力端へ入力する比較基準電圧である。
明の実施例を示す。第１図（Ａｌは回路図、第１図（Ｂ
ｌはクランプされた正極性の合成映像信号の波形図、第
１図（ｑは同期分離回路の出力を示すタイミングチャー
トであり、１１は直流阻止コンデンサ、１２は第１のＮ
型ＭＯＳ−ＦＥＴ、１３は第１の入力端としての反転入
力端に直流阻止コンデンサ１１を介して合成映像信号が
入力し、第１のＮをＭＯＳ ＦＥＴ１２のソースとサ
ブストレートカ接続しているコンパレータ、１４はコン
パレータ１６の出力、１５は第２のＮ型ＭＯＳ−ＦＥＴ
、１６はペデスタルレベル、１７は水平向Ｘ１［ｉｉ１
テアリ、Ｒ１１、Ｒ１２、ＦＬ１３はＶＤＤとｖＳＳの
間に直列接続した抵抗、Ｒ１４は一端がコンパレータの
反転入力端に接続し、他端をｖＳＳに接続した第１の抵
抗、Ｒ１５は一端が第２のＮ型ＭＯＳ−Ｆ・ＥＴのソー
スとサブストレートとコンパレータ１６の第２の入力端
としての正転入力端に接続し、他端がｖＳＳに接続する
第２の抵抗、ｖｌｌは第１７）Ｎ型ＭＯＳ ＦＥＴ１
２のゲートとドレインが接続する第１の基準電圧、Ｖｌ
２＆−！−第２（１’）Ｎ型ＭＯＳ−ＦＥＴ１５のゲ
ートとドレインが接続する第２の基準電圧、ｖ１６はコ
ンパレータ１３の反転入力端に入力する合成映像信号の
水平同期信号１７の底の電圧、Ｖｌ４はコンパレータ１
６の正転入力端へ入力する比較基準電圧である。
第１図において、第１の抵抗Ｒ１４と第２の抵抗Ｒ１５
を高抵抗にしておき微小電流が流れる状態では、第１と
第２のＮ型ＭＯ８−ＦＥＴ１２．１５のゲートとソース
の間の電圧は、Ｎ型ＭＯ３−ＦＥＴの電流を流しはじめ
る電圧（以下ＶＴＨと称する）にほぼ等しくなっている
ので、比較基準電圧Ｖ１４と第２の基準電圧Ｖ１２との
関係は以下のようになる。
を高抵抗にしておき微小電流が流れる状態では、第１と
第２のＮ型ＭＯ８−ＦＥＴ１２．１５のゲートとソース
の間の電圧は、Ｎ型ＭＯ３−ＦＥＴの電流を流しはじめ
る電圧（以下ＶＴＨと称する）にほぼ等しくなっている
ので、比較基準電圧Ｖ１４と第２の基準電圧Ｖ１２との
関係は以下のようになる。
Ｖ１２−Ｖ１４夕ＶＴＨ・・・・・・・・・・・・・・
・・・・（１１（〜はほぼ等しいことを示している） また、コンパレータ１６の反転入力端に入力する合成映
像信号が第１の基準電圧Ｖ１１から測ってｖＴＨ以下に
なると、第１ のＮａＶＯ３−Ｆ’ＥＴ１２が導通常態
になり、直流阻止コンデンサ１１に電荷が流入するため
反転入力端の電位が上昇し、最終的に合成映像信号の最
下部である水平同期信号１７の底の電圧Ｖ１３にクラン
プされ、第１の基準電圧Ｖ１１との関係が以下のように
なる。
・・・・（１１（〜はほぼ等しいことを示している） また、コンパレータ１６の反転入力端に入力する合成映
像信号が第１の基準電圧Ｖ１１から測ってｖＴＨ以下に
なると、第１ のＮａＶＯ３−Ｆ’ＥＴ１２が導通常態
になり、直流阻止コンデンサ１１に電荷が流入するため
反転入力端の電位が上昇し、最終的に合成映像信号の最
下部である水平同期信号１７の底の電圧Ｖ１３にクラン
プされ、第１の基準電圧Ｖ１１との関係が以下のように
なる。
Ｖｌｌ−Ｖ１３〜ＶＴＨ・・・・・・・・・・・・・・
・・・・（２）（１）と（２］式の差をとると Ｖ１２−Ｖ１１夕Ｖ１４−Ｖ１５ となり、コンパレータ１６の反転入力端に入力する合成
映像信号の底の電圧Ｖ１？）に対して、正転入力端に入
力する比較基準電圧Ｖ１４は、第１の基準電圧Ｖ１１と
第２の基準電圧Ｖ１２の差が水平同期信号１７の深さ以
内にしてお（と、第１と第２のＮａＶＯ３−ＦＥＴ１２
．１５のＶＴＨＫ関係な（、第１図（Ｂ）のようにペデ
スタルレベル１６と底の電圧Ｖ１３の間に存在する。こ
の結果、コンパレータ１３の出力１４は第１図（ｑのよ
うな同期分離信号になる。
・・・・（２）（１）と（２］式の差をとると Ｖ１２−Ｖ１１夕Ｖ１４−Ｖ１５ となり、コンパレータ１６の反転入力端に入力する合成
映像信号の底の電圧Ｖ１？）に対して、正転入力端に入
力する比較基準電圧Ｖ１４は、第１の基準電圧Ｖ１１と
第２の基準電圧Ｖ１２の差が水平同期信号１７の深さ以
内にしてお（と、第１と第２のＮａＶＯ３−ＦＥＴ１２
．１５のＶＴＨＫ関係な（、第１図（Ｂ）のようにペデ
スタルレベル１６と底の電圧Ｖ１３の間に存在する。こ
の結果、コンパレータ１３の出力１４は第１図（ｑのよ
うな同期分離信号になる。
ここで第１の抵抗Ｒ１４は、直流阻止コンデンサ１１に
ノイズ等の外乱で電荷が過剰に入力したときに適正な電
位まで放電を行う作用もある。
ノイズ等の外乱で電荷が過剰に入力したときに適正な電
位まで放電を行う作用もある。
第１図において、第１または第２の抵抗Ｒ１４、Ｒ１５
は微小電流を流せれば良いので、ソースなＶＳＳ、ゲー
トなＶＤＤに接続した微小電流を流すＮ型ＭＯ８−ＦＥ
ＴによるＭＯ８抵抗のような非線型な抵抗でもよ＜、Ｖ
ＳＳ以外の電位に接続してもよい。
は微小電流を流せれば良いので、ソースなＶＳＳ、ゲー
トなＶＤＤに接続した微小電流を流すＮ型ＭＯ８−ＦＥ
ＴによるＭＯ８抵抗のような非線型な抵抗でもよ＜、Ｖ
ＳＳ以外の電位に接続してもよい。
第１図において第１の基準電圧Ｖ１１と第２の基準電圧
Ｖ１２を等しくした場合に、コンパレータ１６の反転入
力端では合成映像信号の輝度信号期間で第１のＮ型ＭＯ
Ｓ−ＦＥＴ１２が非導通になっていても第１の抵抗Ｒ１
４を介して放電があるため比較基準電圧Ｖ１４より電圧
Ｖ１３は若干低（なるので同期分離が行なえる。また、
第１の抵抗Ｒ１４より第２の抵抗Ｒ１５を太き（すれば
、電圧Ｖ１３を比較基準電圧Ｖ１４より下げられるので
第１の基準電圧Ｖ１１と第２の基準電圧Ｖ１２を等しく
しても同期分離できる。
Ｖ１２を等しくした場合に、コンパレータ１６の反転入
力端では合成映像信号の輝度信号期間で第１のＮ型ＭＯ
Ｓ−ＦＥＴ１２が非導通になっていても第１の抵抗Ｒ１
４を介して放電があるため比較基準電圧Ｖ１４より電圧
Ｖ１３は若干低（なるので同期分離が行なえる。また、
第１の抵抗Ｒ１４より第２の抵抗Ｒ１５を太き（すれば
、電圧Ｖ１３を比較基準電圧Ｖ１４より下げられるので
第１の基準電圧Ｖ１１と第２の基準電圧Ｖ１２を等しく
しても同期分離できる。
第１図において第１と第２のＮ型ＭＯ８−ＦＥＴ１２．
１５のサブストレートをともにｖＳＳなどの別の電位に
移すことにより、素子のＶＴＲが変化してしまっても、
前記の説明から本回路はＶＴＨ依存性がほとんどないの
で同期分離ができる。
１５のサブストレートをともにｖＳＳなどの別の電位に
移すことにより、素子のＶＴＲが変化してしまっても、
前記の説明から本回路はＶＴＨ依存性がほとんどないの
で同期分離ができる。
第１図において直流阻止コンデンサ１１と第１の抵抗Ｒ
１４との積で得られる充放電時定数をテレビの垂直走査
周期の数倍程度（５〜６倍）にすると外乱による電位変
動に対す復帰が目立たない一方、輝度信号変動によるク
ランプずれも起りにくい。
１４との積で得られる充放電時定数をテレビの垂直走査
周期の数倍程度（５〜６倍）にすると外乱による電位変
動に対す復帰が目立たない一方、輝度信号変動によるク
ランプずれも起りにくい。
第１図では正極性の合成映像信号が入力したが、負極性
の合成映像信号が入力するシステムでは第１図の回路の
第１と第２のＮ型ＭＯ８−ＦＥＴをＰ 型ノＭ ＯＳ
−Ｆ Ｅ Ｔ Ｋ 換；ｔ＝、ｖＤＤとｖＳＳを反対に
すれば、第１図（Ｃ）とは極性が反対になった同期分離
信号が得られる。
の合成映像信号が入力するシステムでは第１図の回路の
第１と第２のＮ型ＭＯ８−ＦＥＴをＰ 型ノＭ ＯＳ
−Ｆ Ｅ Ｔ Ｋ 換；ｔ＝、ｖＤＤとｖＳＳを反対に
すれば、第１図（Ｃ）とは極性が反対になった同期分離
信号が得られる。
以上の説明で明らかなように、本発明によれば２つのＭ
ＯＳ−ＦＥＴと２つの抵抗によりクランプと比較用の電
圧が作成されるため回路が簡単になるのでＩＣ化が容易
である。また、本発明によれば、クランプ電圧と比較電
圧の差が第１と第２のＭＯＳ−ＦＥＴの特性を合せてお
けばＶＴＨに依存しないので、温度変化や素子作成時の
バラツキやサブストレートのとり方などの外部の影響を
受けにくい回路になる。
ＯＳ−ＦＥＴと２つの抵抗によりクランプと比較用の電
圧が作成されるため回路が簡単になるのでＩＣ化が容易
である。また、本発明によれば、クランプ電圧と比較電
圧の差が第１と第２のＭＯＳ−ＦＥＴの特性を合せてお
けばＶＴＨに依存しないので、温度変化や素子作成時の
バラツキやサブストレートのとり方などの外部の影響を
受けにくい回路になる。
第１図は本発明の実施例で、第１図（Ｎは回路図、第１
図（Ｂ）はクランプされた正極性の合成映像信号の波形
図、第１図（ｑは同期分離回路の出力のタイミングチャ
ート、第２図は従来の同期分離回路で、第２図（Ａｌは
回路図、第２図（均はクランプされた正極性の合成映像
信号の波形図、第２図（ｑは出力のタイミングチャート
である。 １１・・・・・・直流阻止コンデンサ、１２・・・・・
・第１のＮ型ＭＯ８−ＦＥＴ。 １６・・・・・・コンパレータ、 １５・・・・・・第２のＮ型ＭＯ８−ＦＥＴ。 Ｒ１４・・・・・・第１の抵抗、 Ｒ１５・・・・・・第２の抵抗、 Ｖｌｌ・・・・・・第１の基準電圧、 ｖ１２・・・・・・第２の基準電圧、 Ｖ１３・・・・・・水平同期信号の底の電圧、第１図 ＋＋−＋−＋＋−−＋−＋＋ −−ｊッＶ１２．第
２の基準電、圧。
図（Ｂ）はクランプされた正極性の合成映像信号の波形
図、第１図（ｑは同期分離回路の出力のタイミングチャ
ート、第２図は従来の同期分離回路で、第２図（Ａｌは
回路図、第２図（均はクランプされた正極性の合成映像
信号の波形図、第２図（ｑは出力のタイミングチャート
である。 １１・・・・・・直流阻止コンデンサ、１２・・・・・
・第１のＮ型ＭＯ８−ＦＥＴ。 １６・・・・・・コンパレータ、 １５・・・・・・第２のＮ型ＭＯ８−ＦＥＴ。 Ｒ１４・・・・・・第１の抵抗、 Ｒ１５・・・・・・第２の抵抗、 Ｖｌｌ・・・・・・第１の基準電圧、 ｖ１２・・・・・・第２の基準電圧、 Ｖ１３・・・・・・水平同期信号の底の電圧、第１図 ＋＋−＋−＋＋−−＋−＋＋ −−ｊッＶ１２．第
２の基準電、圧。
Claims (6)
- （１）直流阻止コンデンサーを介して入力する合成映像
信号がクランプされコンパレータの第１の入力端に入力
し、該コンパレータは第２の入力端に前記のクランプさ
れた合成映像信号の同期信号の底部とペデスタルレベル
との中間にある比較基準電圧が入力して同期分離信号を
出力する同期分離回路において、前記直流阻止コンデン
サーと前記コンパレータの第１の入力端の接続部にソー
スが接続し、ゲートとドレインが第１の基準電圧に接続
する第１のＭＯＳ−ＦＥＴと、さらに一端が前記コンパ
レータの第１の入力端に接続する第１の抵抗と、ゲート
とドレインが第２の基準電圧に接続しソースが前記コン
パレータの第２の入力端と接続する第２のＭＯＳ−ＦＥ
Ｔと、該第２のＭＯＳ−ＦＥＴのソースと一端が接続す
る第２の抵抗とを有することを特徴とする同期分離回路
。 - （２）第１の抵抗または第２の抵抗がＭＯＳ抵抗である
ことを特徴とする特許請求の範囲第１項記載の同期分離
回路。 - （３）第１と第２の基準電圧が等しいことを特徴とする
特許請求の範囲第１項記載の同期分離回路。 - （４）第１と第２のＭＯＳ−ＦＥＴのサブストレートが
ともにソースと同電位かまたは基板電位であることを特
徴とする特許請求の範囲第１項記載の同期分離回路。 - （５）直流阻止コンデンサーと第１の抵抗の積で得られ
る時定数が合成映像信号の垂直走査周期の５〜６倍であ
ることを特徴とする特許請求の範囲第１項記載の同期分
離回路。 - （６）第１と第２のＭＯＳ−ＦＥＴが正極性の合成映像
信号ではＮ型、負極性の合成映像信号ではＰ型であるこ
とを特徴とする特許請求の範囲第１項記載の同期分離回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61039472A JPS62196920A (ja) | 1986-02-25 | 1986-02-25 | 同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61039472A JPS62196920A (ja) | 1986-02-25 | 1986-02-25 | 同期分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62196920A true JPS62196920A (ja) | 1987-08-31 |
Family
ID=12554008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61039472A Pending JPS62196920A (ja) | 1986-02-25 | 1986-02-25 | 同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62196920A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01261015A (ja) * | 1988-04-12 | 1989-10-18 | Sony Corp | 同期分離回路 |
| JPH02161810A (ja) * | 1988-12-14 | 1990-06-21 | Omron Tateisi Electron Co | Ｐｗｍパルス発生装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720728A (en) * | 1980-07-14 | 1982-02-03 | Olympus Optical Co Ltd | Endoscope |
-
1986
- 1986-02-25 JP JP61039472A patent/JPS62196920A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720728A (en) * | 1980-07-14 | 1982-02-03 | Olympus Optical Co Ltd | Endoscope |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01261015A (ja) * | 1988-04-12 | 1989-10-18 | Sony Corp | 同期分離回路 |
| JPH02161810A (ja) * | 1988-12-14 | 1990-06-21 | Omron Tateisi Electron Co | Ｐｗｍパルス発生装置 |
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