JPS62194735A - Ｅｃｌ／ｃｍｏｓレベル変換回路 - Google Patents
Ｅｃｌ／ｃｍｏｓレベル変換回路Info
- Publication number
- JPS62194735A JPS62194735A JP61035113A JP3511386A JPS62194735A JP S62194735 A JPS62194735 A JP S62194735A JP 61035113 A JP61035113 A JP 61035113A JP 3511386 A JP3511386 A JP 3511386A JP S62194735 A JPS62194735 A JP S62194735A
- Authority
- JP
- Japan
- Prior art keywords
- ecl
- level
- power voltage
- emitter follower
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 101150096622 Smr2 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 206010065929 Cardiovascular insufficiency Diseases 0.000 description 1
- DRSFVGQMPYTGJY-GNSLJVCWSA-N Deprodone propionate Chemical group C1CC2=CC(=O)C=C[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@@](C(C)=O)(OC(=O)CC)[C@@]1(C)C[C@@H]2O DRSFVGQMPYTGJY-GNSLJVCWSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥＣＬ （エミッタΦカップルドロジック）０
ＭＯ３（コンプリメンタリ絶縁ゲート型電界効果トラン
ジスタ）レベル変換回路に関する。
ＭＯ３（コンプリメンタリ絶縁ゲート型電界効果トラン
ジスタ）レベル変換回路に関する。
本願出願人である日立製作所は、「日経マグロウヒル社
発行９日経エレクトロニクス誌１９８５年８月１２日号
ｐ、１８７〜ｐ、２０８ｊに記載されるようにバイポ
ーラ素子と０ＭＯ８とを複合化させた高速かつ低消費電
力なＬＳＩを開発した。
発行９日経エレクトロニクス誌１９８５年８月１２日号
ｐ、１８７〜ｐ、２０８ｊに記載されるようにバイポ
ーラ素子と０ＭＯ８とを複合化させた高速かつ低消費電
力なＬＳＩを開発した。
特に本発明のＥＣＬ／ＣＭＯＳレベル変換回路に関する
前の出願としては、特願昭５９−１９９５８０号がある
。
前の出願としては、特願昭５９−１９９５８０号がある
。
上記特願昭５９−１９９５８０号には、超高速Ｂｉ−Ｃ
ＭＯ８ＳＲＡＭ （スタティックラム）が記載されて
いるが、本願出願人のさらなる研究により下記の事項が
明らかとなった。
ＭＯ８ＳＲＡＭ （スタティックラム）が記載されて
いるが、本願出願人のさらなる研究により下記の事項が
明らかとなった。
理解を容易にするために第２図を用いて説明す ′
る。第２図はＢｉ−０ＭＯ８ＳＲＡＭにおける入カパッ
ファ部のＥＣＬ−ＣＭＯＳレベル変換回路の構成を示す
もので、その特徴は、ＥＣＬの電圧源Ｖ に電源電圧
ｖ］ｉ、。依存性をもたせて、電ＳＩ 源変動によるＥＣＬのゲインの変動を防止したものであ
る。
る。第２図はＢｉ−０ＭＯ８ＳＲＡＭにおける入カパッ
ファ部のＥＣＬ−ＣＭＯＳレベル変換回路の構成を示す
もので、その特徴は、ＥＣＬの電圧源Ｖ に電源電圧
ｖ］ｉ、。依存性をもたせて、電ＳＩ 源変動によるＥＣＬのゲインの変動を防止したものであ
る。
ところが図中トランジスタＱ、。のペースに印加される
■Ｃ８２は、定電圧設計となっており、ｖｃ８□。
■Ｃ８２は、定電圧設計となっており、ｖｃ８□。
ｖｃｓｓｔ間のミスマツチによるトランジスタＱ、。の
飽和が生じ易い。
飽和が生じ易い。
本発明のＥＣＬ−ＣＭＯＳレベル変換回路においては、
前記電圧源Ｖ。８２にも電源依存性をもたせるとともに
ＥＣＬの出力段エミッタフォロワとそのエミッタフォロ
ワを電流バイアスする定電流トランジスタとの間にレベ
ルシフト抵抗を介在させ、このレベルシフト抵抗の両端
から２つの出力をとりだしてＣＭＯ８を構成するＰＭＯ
８，ＮＭＯ８のゲートにそれぞれ独立に入力する構成と
する。
前記電圧源Ｖ。８２にも電源依存性をもたせるとともに
ＥＣＬの出力段エミッタフォロワとそのエミッタフォロ
ワを電流バイアスする定電流トランジスタとの間にレベ
ルシフト抵抗を介在させ、このレベルシフト抵抗の両端
から２つの出力をとりだしてＣＭＯ８を構成するＰＭＯ
８，ＮＭＯ８のゲートにそれぞれ独立に入力する構成と
する。
粂件設定を規定することにより、前記定電流トランジス
タのペースコレクタが順バイアスになることを防止でき
定電流トランジスタの飽和を防止できる。ゆえに広い電
源範囲にわたって安定動作が可能となる。
タのペースコレクタが順バイアスになることを防止でき
定電流トランジスタの飽和を防止できる。ゆえに広い電
源範囲にわたって安定動作が可能となる。
〔実施例〕
第１図に本発明の回路図を示す。
同図より明らかなようにＥＣＬ／ＣＭＯＳレベル変換回
路は、Ｂ ｉ −ＣＭＯＳ Ｓ ＲＡＭの入力バッフ
ァとして設けられている。
路は、Ｂ ｉ −ＣＭＯＳ Ｓ ＲＡＭの入力バッフ
ァとして設けられている。
ここで注目すべきことは、ＥＣＬ−ＣＭＯＳレベル変換
回路において、Ｒｔ ＝Ｒ＊としくＲ，、Ｒ。
回路において、Ｒｔ ＝Ｒ＊としくＲ，、Ｒ。
は抵抗Ｒｔ 、Ｒｔの抵抗値を示す）Ｒａ≦Ｒ４とする
ことにより、図中■ のローレベルをｖ。＋■。
ことにより、図中■ のローレベルをｖ。＋■。
あるいはそれよりやや高いレベルに設定できトランジス
タＱ、の飽和が防止できる。
タＱ、の飽和が防止できる。
又、図中Ｖ のハイレベルｖｃｃ−ｖＢＥとなる。
■８のローレベルはｖ、＋■１に等しいか又は必ス・高
いレベルとなり、トランジスタＱ、の飽和が防止できる
。
いレベルとなり、トランジスタＱ、の飽和が防止できる
。
さらに、レベルシフト抵抗Ｒ８の両端から２つの出力を
とりだすため、■、のローレベルをＰＭ０８Ｍ、（７）
Ｖ、ｈ、又■、のハイレベルをＮＭＯ８Ｍ。
とりだすため、■、のローレベルをＰＭ０８Ｍ、（７）
Ｖ、ｈ、又■、のハイレベルをＮＭＯ８Ｍ。
のｖｔｈとほぼ同等にできるためＣＭＯ８のオン。
オフスイッチングがシャープになり高速なレベル変換が
可能となるという利点もある。
可能となるという利点もある。
すなわち、ｖＡのハイレベルはｖｃｃ−ｖ、、 −ｃ−
決定され、この値はＰＭＯ８のＶｔｈとほぼ同等であり
、Ｖ Ｂ （’） 口Ｌ／ ヘルは■。＋ｖＢＥ以上で
ありこの値はＮＭＯ３のＶｔｈとほぼ同等となるのであ
る。
決定され、この値はＰＭＯ８のＶｔｈとほぼ同等であり
、Ｖ Ｂ （’） 口Ｌ／ ヘルは■。＋ｖＢＥ以上で
ありこの値はＮＭＯ３のＶｔｈとほぼ同等となるのであ
る。
定電流バイポーラトランジスタが飽和しないので広い電
源電圧範囲において安定なレベル変換動作を行なうこと
が可能となる。
源電圧範囲において安定なレベル変換動作を行なうこと
が可能となる。
又、ＥＣＬのハイ、ロー出力をＣＭＯ８を構成するＰＭ
Ｏ８，ＮＭＯ８それぞれのＶｔｈと同様に設定できるの
で、ＣＭＯ８のスイッチングスピードの向上が図れる。
Ｏ８，ＮＭＯ８それぞれのＶｔｈと同様に設定できるの
で、ＣＭＯ８のスイッチングスピードの向上が図れる。
このためＰＡＭにおいてはアクセスタイムの向上が図れ
る。
る。
第１図は本発明の回路構成を示す回路図であり、第２図
は、本願発明者によって本発明前に開発サレ？、：Ｅ
ＣＬ −ＣＭＯＳレベル変換回路の回路構成を示す回路
図である。 １・・・デコーダ、Ｗｌ・・・ワード線、Ｄ、Ｄ・・・
データｉ、 ｖｃｃ・・・正電源（ＧＮＤ）、■。８・
・・負電源。 代理人 弁理士 小 川 勝 男 第 １ 図
は、本願発明者によって本発明前に開発サレ？、：Ｅ
ＣＬ −ＣＭＯＳレベル変換回路の回路構成を示す回路
図である。 １・・・デコーダ、Ｗｌ・・・ワード線、Ｄ、Ｄ・・・
データｉ、 ｖｃｃ・・・正電源（ＧＮＤ）、■。８・
・・負電源。 代理人 弁理士 小 川 勝 男 第 １ 図
Claims (1)
- １、エミッタフォロワのレベルシフト抵抗部の両端の電
位差に電源電圧依存性を持たせることによりバイポーラ
トランジスタの飽和を防止したＥＣＬ／ＣＭＯＳレベル
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035113A JPS62194735A (ja) | 1986-02-21 | 1986-02-21 | Ｅｃｌ／ｃｍｏｓレベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035113A JPS62194735A (ja) | 1986-02-21 | 1986-02-21 | Ｅｃｌ／ｃｍｏｓレベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62194735A true JPS62194735A (ja) | 1987-08-27 |
Family
ID=12432875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61035113A Pending JPS62194735A (ja) | 1986-02-21 | 1986-02-21 | Ｅｃｌ／ｃｍｏｓレベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62194735A (ja) |
-
1986
- 1986-02-21 JP JP61035113A patent/JPS62194735A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5892382A (en) | Current mode logic circuit, source follower circuit and flip flop circuit | |
| KR890004500A (ko) | 출력버퍼 | |
| EP0590818A2 (en) | ECL-to-BiCMOS/CMOS translator | |
| JPS5925421A (ja) | 同期式論理回路 | |
| US4704549A (en) | CMOS to ECL converter-buffer | |
| JPS625722A (ja) | インバ−タ回路 | |
| JPH02268018A (ja) | Ｔｔｌ―ｃｍｏｓレベルトランスレータ | |
| JPH05267954A (ja) | バイモス増幅装置 | |
| JPS62194735A (ja) | Ｅｃｌ／ｃｍｏｓレベル変換回路 | |
| US5306964A (en) | Reference generator circuit for BiCMOS ECL gate employing PMOS load devices | |
| JP2944373B2 (ja) | 半導体集積回路 | |
| IE910093A1 (en) | Signal level converter | |
| JPH07183793A (ja) | レベル変換回路 | |
| JPH07231253A (ja) | レベル変換回路 | |
| US5446400A (en) | GTL compatible BICMOS input stage | |
| JP2864949B2 (ja) | レベル変換回路 | |
| US5448527A (en) | Decoder and driver for use in a semiconductor memory | |
| JPH03196670A (ja) | 出力回路 | |
| JPS6315519A (ja) | インタ−フエイス回路 | |
| JP3294909B2 (ja) | 電子スイッチ回路 | |
| JPH0197008A (ja) | 半導体集積回路装置 | |
| JPH01117417A (ja) | レベル変換回路 | |
| KR930009492B1 (ko) | 바이씨모오스 출력 버퍼 | |
| JP3196163B2 (ja) | レベル変換回路 | |
| JPH02134915A (ja) | フリップフロップ回路 |