JPH07183793A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH07183793A JPH07183793A JP6278415A JP27841594A JPH07183793A JP H07183793 A JPH07183793 A JP H07183793A JP 6278415 A JP6278415 A JP 6278415A JP 27841594 A JP27841594 A JP 27841594A JP H07183793 A JPH07183793 A JP H07183793A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】シフトされた差動ＥＣＬ論理電圧レベルを、Ｃ
ＭＯＳ論理電圧レベルに変換するためのＣＭＯＳ回路を
提供する。 【構成】本発明の一実施例によれば、ＥＣＬレベルはＣ
ＭＯＳ回路のＶＤＤ電圧を基準とし、ＣＭＯＳ ＶＤＤ
電圧とアースとの間に接続されたＥＣＬ回路に接続する
ことが可能である。この回路は供給電圧と出力信号との
間に接続されたｐＦＥＴと、出力信号と回路アースとの
間に接続されたｎＦＥＴとを備えている。シフトされた
差動ＥＣＬ電圧入力信号の反転信号は、ｎＦＥＴのゲー
トに接続される。レベル・シフト回路が入力信号をｐＦ
ＥＴのゲートに接続し、入力信号が論理レベルを変える
ときに、それが出力信号を正しく駆動することを確実に
する。
ＭＯＳ論理電圧レベルに変換するためのＣＭＯＳ回路を
提供する。 【構成】本発明の一実施例によれば、ＥＣＬレベルはＣ
ＭＯＳ回路のＶＤＤ電圧を基準とし、ＣＭＯＳ ＶＤＤ
電圧とアースとの間に接続されたＥＣＬ回路に接続する
ことが可能である。この回路は供給電圧と出力信号との
間に接続されたｐＦＥＴと、出力信号と回路アースとの
間に接続されたｎＦＥＴとを備えている。シフトされた
差動ＥＣＬ電圧入力信号の反転信号は、ｎＦＥＴのゲー
トに接続される。レベル・シフト回路が入力信号をｐＦ
ＥＴのゲートに接続し、入力信号が論理レベルを変える
ときに、それが出力信号を正しく駆動することを確実に
する。
Description
【０００１】
【産業上の利用分野】本発明は電子回路に関し、特に相
補型金属-酸化物-半導体（ＣＭＯＳ）集積回路内の電子
回路に関する。より詳細には、本発明は製造プロセスの
変化を補償することを含めて、シフトされた差動エミッ
タ結合論理の電圧レベルをＣＭＯＳ回路の電圧レベルに
変換するための回路に関する。
補型金属-酸化物-半導体（ＣＭＯＳ）集積回路内の電子
回路に関する。より詳細には、本発明は製造プロセスの
変化を補償することを含めて、シフトされた差動エミッ
タ結合論理の電圧レベルをＣＭＯＳ回路の電圧レベルに
変換するための回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ集積回路は、極めて僅かな電力
しか消費しないため、電子回路の設計に広範に利用され
る論理回路群である。エミッタ結合論理（ＥＣＬ）回路
はより多くの電力を消費するが、ＥＬＣはＣＭＯＳより
も大幅に高速であり、ＣＭＯＳの速度では充分ではない
回路用に使用される。ＥＣＬの電圧変動が少ないことに
よって、プリント回路基板を経て接続される信号の放射
が少なくなる。更に、ＥＣＬはインピーダンスが低い伝
送線を励振するように設計されているので、高周波数の
集積回路間の信号特性が優れている。例えば、ＥＣＬは
コンピュータ・ワークステーションで使用される解像度
が極めて高い陰極線管用のビデオ信号を生成するための
高周波信号を供給する場合に使用される。
しか消費しないため、電子回路の設計に広範に利用され
る論理回路群である。エミッタ結合論理（ＥＣＬ）回路
はより多くの電力を消費するが、ＥＬＣはＣＭＯＳより
も大幅に高速であり、ＣＭＯＳの速度では充分ではない
回路用に使用される。ＥＣＬの電圧変動が少ないことに
よって、プリント回路基板を経て接続される信号の放射
が少なくなる。更に、ＥＣＬはインピーダンスが低い伝
送線を励振するように設計されているので、高周波数の
集積回路間の信号特性が優れている。例えば、ＥＣＬは
コンピュータ・ワークステーションで使用される解像度
が極めて高い陰極線管用のビデオ信号を生成するための
高周波信号を供給する場合に使用される。
【０００３】ＣＭＯＳ集積回路は代表的には、動作用に
５ボルトの供給電圧を使用し、論理レベルはこの電圧の
範囲全体に亘って変化する。すなわち、０ボルトは論理
０用の出力であり、５ボルトは論理１用の出力である。
ＥＣＬは従前から−５．２ボルトの供給電圧を使用して
きた。ＥＣＬ回路の論理レベルはアースを基準にしてお
り、出力の範囲は大幅に狭くなり、最悪の場合は論理１
用には−１．１、論理０用には−１．５の値となる。
５ボルトの供給電圧を使用し、論理レベルはこの電圧の
範囲全体に亘って変化する。すなわち、０ボルトは論理
０用の出力であり、５ボルトは論理１用の出力である。
ＥＣＬは従前から−５．２ボルトの供給電圧を使用して
きた。ＥＣＬ回路の論理レベルはアースを基準にしてお
り、出力の範囲は大幅に狭くなり、最悪の場合は論理１
用には−１．１、論理０用には−１．５の値となる。
【０００４】ＥＣＬ回路は、ＥＣＬ用にＣＭＯＳの＋５
ボルトの供給電圧をも使用し、その信号の基準をアース
ではなく＋５ボルトとすることによって、ＣＭＯＳ回路
と組み合わせることができる。このようにすると、ＥＣ
Ｌの論理１は３．９ボルトとなり、ＥＣＬの論理０は
３．５ボルトとなる。この方法によって、ＥＣＬが備え
ている速度上の利点が得られると共に、回路を単一の集
積回路へと組み入れることができる。このように利用さ
れるＥＣＬは場合によって“疑似”ＥＣＬ、ポジティブ
ＥＣＬ又はシフトされたＥＣＬと呼ばれる。
ボルトの供給電圧をも使用し、その信号の基準をアース
ではなく＋５ボルトとすることによって、ＣＭＯＳ回路
と組み合わせることができる。このようにすると、ＥＣ
Ｌの論理１は３．９ボルトとなり、ＥＣＬの論理０は
３．５ボルトとなる。この方法によって、ＥＣＬが備え
ている速度上の利点が得られると共に、回路を単一の集
積回路へと組み入れることができる。このように利用さ
れるＥＣＬは場合によって“疑似”ＥＣＬ、ポジティブ
ＥＣＬ又はシフトされたＥＣＬと呼ばれる。
【０００５】論理１と論理０に関して最悪の場合の値の
間の範囲が狭いので、ＣＭＯＳ製造プロセスでの変動に
よって、ＥＣＬ回路が適正に機能するかどうかに重大な
影響が及ぼされることがある。プロセスの変動によって
ＣＭＯＳトランジスタが“高速”又は“緩速”になり、
しかも依然としてＣＭＯＳ製造公差の範囲内にある場合
は、ＣＭＯＳレベルとＥＣＬレベルとの間で変換を行う
回路では適正に機能する充分な裕度が得られないことが
ある。
間の範囲が狭いので、ＣＭＯＳ製造プロセスでの変動に
よって、ＥＣＬ回路が適正に機能するかどうかに重大な
影響が及ぼされることがある。プロセスの変動によって
ＣＭＯＳトランジスタが“高速”又は“緩速”になり、
しかも依然としてＣＭＯＳ製造公差の範囲内にある場合
は、ＣＭＯＳレベルとＥＣＬレベルとの間で変換を行う
回路では適正に機能する充分な裕度が得られないことが
ある。
【０００６】そこで製造プロセスの変動の全範囲に亘っ
て適正な出力の裕度が得られる構成の、シフトされたＥ
ＣＬとＣＭＯＳの電圧レベルを変換する、ＣＭＯＳ集積
回路内で製造される変換回路が必要となる。本発明は上
記の、及びその他の必要性を満たすものである。
て適正な出力の裕度が得られる構成の、シフトされたＥ
ＣＬとＣＭＯＳの電圧レベルを変換する、ＣＭＯＳ集積
回路内で製造される変換回路が必要となる。本発明は上
記の、及びその他の必要性を満たすものである。
【０００７】
【発明の目的】本発明の一側面は、シフトされた差動Ｅ
ＣＬ論理電圧レベルを、ＣＭＯＳ論理電圧レベルに変換
するための回路を提供することにある。
ＣＬ論理電圧レベルを、ＣＭＯＳ論理電圧レベルに変換
するための回路を提供することにある。
【０００８】本発明の別の側面は、ＣＭＯＳ製造プロセ
スの変動の全範囲に亘ってＥＣＬ論理レベルの裕度を保
持することにある。
スの変動の全範囲に亘ってＥＣＬ論理レベルの裕度を保
持することにある。
【０００９】
【発明の概要】本発明の上記の、及びその他の側面は、
シフトされた差動ＥＣＬ論理電圧レベル入力信号とＣＭ
ＯＳ論理電圧レベル信号との間で電圧レベルを変換する
ためのＣＭＯＳ回路において達成される。ＥＣＬレベル
はＣＭＯＳ回路のＶＤＤ電圧を基準とし、ＣＭＯＳ Ｖ
ＤＤ電圧とアースとの間に接続されたＥＣＬ回路に接続
することが可能である。
シフトされた差動ＥＣＬ論理電圧レベル入力信号とＣＭ
ＯＳ論理電圧レベル信号との間で電圧レベルを変換する
ためのＣＭＯＳ回路において達成される。ＥＣＬレベル
はＣＭＯＳ回路のＶＤＤ電圧を基準とし、ＣＭＯＳ Ｖ
ＤＤ電圧とアースとの間に接続されたＥＣＬ回路に接続
することが可能である。
【００１０】この回路は供給電圧と出力信号との間に接
続された第１ｐＦＥＴと、出力信号と回路アースとの間
に接続された第１ｎＦＥＴとを有している。シフトされ
た差動ＥＣＬ電圧入力信号の反転信号は、第１ｎＦＥＴ
のゲートに接続されている。反転信号は更に第２ｎＦＥ
Ｔのゲートに接続され、このゲートは供給電圧と、第１
ｐＦＥＴのゲートに接続されている。第３ｎＦＥＴは第
１ｐＦＥＴのゲートと、回路アースとの間に接続され、
第２と第３のｎＦＥＴはシフトされた信号を第１ｐＦＥ
Ｔに供給する電圧レベル・シフト回路を形成する。
続された第１ｐＦＥＴと、出力信号と回路アースとの間
に接続された第１ｎＦＥＴとを有している。シフトされ
た差動ＥＣＬ電圧入力信号の反転信号は、第１ｎＦＥＴ
のゲートに接続されている。反転信号は更に第２ｎＦＥ
Ｔのゲートに接続され、このゲートは供給電圧と、第１
ｐＦＥＴのゲートに接続されている。第３ｎＦＥＴは第
１ｐＦＥＴのゲートと、回路アースとの間に接続され、
第２と第３のｎＦＥＴはシフトされた信号を第１ｐＦＥ
Ｔに供給する電圧レベル・シフト回路を形成する。
【００１１】第４と第５のｎＦＥＴは、供給電圧と回路
アースとの間に直列に接続されている。第４のｎＦＥＴ
は供給電圧に接続され、シフトされた差動ＥＣＬ電圧入
力信号の非反転入力信号は第４ｎＦＥＴのゲートに接続
されている。第５ｎＦＥＴのゲートはシフトされた信号
に接続され、第３ｎＦＥＴのゲートは第４と第５のｎＦ
ＥＴの間に接続されている。第３と第５のｎＦＥＴは一
方の論理から他方の論理への遷移を促進する再生回路を
形成する。
アースとの間に直列に接続されている。第４のｎＦＥＴ
は供給電圧に接続され、シフトされた差動ＥＣＬ電圧入
力信号の非反転入力信号は第４ｎＦＥＴのゲートに接続
されている。第５ｎＦＥＴのゲートはシフトされた信号
に接続され、第３ｎＦＥＴのゲートは第４と第５のｎＦ
ＥＴの間に接続されている。第３と第５のｎＦＥＴは一
方の論理から他方の論理への遷移を促進する再生回路を
形成する。
【００１２】
【実施例】以下の説明は、本発明を実施する上での現時
点での最良の態様である。この説明は限定的なものでは
なく、本発明の基本原理を説明する目的であるに過ぎな
い。
点での最良の態様である。この説明は限定的なものでは
なく、本発明の基本原理を説明する目的であるに過ぎな
い。
【００１３】図１はシフトされたＥＣＬ電圧レベルから
ＣＭＯＳ電圧レベルへと変換する回路を示している。こ
こで図１を参照すると、回路１０２は入力信号１０４
と、反転入力信号１０６とを有している。ｐＦＥＴ１１
８とｎＦＥＴ１１６とはＣＭＯＳインバータを形成して
おり、反転入力１０６はｎＦＥＴ１１６に直接接続さ
れ、レベル・シフトされた反転入力信号はｐＦＥＴ１１
８のゲートに接続されている。
ＣＭＯＳ電圧レベルへと変換する回路を示している。こ
こで図１を参照すると、回路１０２は入力信号１０４
と、反転入力信号１０６とを有している。ｐＦＥＴ１１
８とｎＦＥＴ１１６とはＣＭＯＳインバータを形成して
おり、反転入力１０６はｎＦＥＴ１１６に直接接続さ
れ、レベル・シフトされた反転入力信号はｐＦＥＴ１１
８のゲートに接続されている。
【００１４】反転入力１０６はｎＦＥＴ１１４のゲート
に接続されており、このゲートはＶＤＤとｎＦＥＴ１１
２との間に接続されている。ｎＦＥＴ１１２はｎＦＥＴ
１１４用の負荷を与え、ｎＦＥＴ１１４とｎＦＥＴ１１
２の組み合わせによって、反転入力信号１０６を下方の
レベルにシフトしてシフトされた信号１２２を得るため
のレベル・シフト機能が得られる。このシフトされた信
号はゲート入力をｐＦＥＴ１１８に接続する。ＥＣＬ用
の低い論理電圧レベルはｐＦＥＴ１１８のゲート−ソー
スしきい値範囲内にあるので、入力信号はｐＦＥＴ１１
８のゲートに接続される前に、ｎＦＥＴ１１２と１１４
とによって約１ボルトだけシフトされる。
に接続されており、このゲートはＶＤＤとｎＦＥＴ１１
２との間に接続されている。ｎＦＥＴ１１２はｎＦＥＴ
１１４用の負荷を与え、ｎＦＥＴ１１４とｎＦＥＴ１１
２の組み合わせによって、反転入力信号１０６を下方の
レベルにシフトしてシフトされた信号１２２を得るため
のレベル・シフト機能が得られる。このシフトされた信
号はゲート入力をｐＦＥＴ１１８に接続する。ＥＣＬ用
の低い論理電圧レベルはｐＦＥＴ１１８のゲート−ソー
スしきい値範囲内にあるので、入力信号はｐＦＥＴ１１
８のゲートに接続される前に、ｎＦＥＴ１１２と１１４
とによって約１ボルトだけシフトされる。
【００１５】ｎＦＥＴ１０８及び１１０はＩＮ信号１０
４用のレベル・シフト素子として接続されている。ｎＦ
ＥＴ１１０と１１２との交差結合によって、レベル・シ
フト機能の安定化が図られ、入力の論理レベルが変化し
た際に遷移速度を高める役割を果たす。
４用のレベル・シフト素子として接続されている。ｎＦ
ＥＴ１１０と１１２との交差結合によって、レベル・シ
フト機能の安定化が図られ、入力の論理レベルが変化し
た際に遷移速度を高める役割を果たす。
【００１６】動作時には、ＮＩＮ信号１０６が降下する
と、ｎＦＥＴ１１４の導通性が低下して、信号１２２の
レベルを降下せしめる。同時にＩＮ信号１０４が上昇し
て導通性が高まり、それによって信号１２４のレベルは
上昇して、ｎＦＥＴ１１２の導通性が高まり、それによ
ってシフトされた信号１２２のレベルをより急速に降下
せしめる。信号１２２が降下するとｎＦＥＴ１１０の導
通性が低下し、それによって信号１２４のレベルがより
急速に高まり、それによってｎＦＥＴ１１０と１１２と
の間に再生帰還が生じて遷移が促進され、ｐＦＥＴ１１
８の導通性がより急速に高まる。ＮＩＮ１０６が上昇す
ると、上記とは逆の作用が生じ、そこでｐＦＥＴ１０
８，１１０，１１２及び１１４が回路の速度を高める。
と、ｎＦＥＴ１１４の導通性が低下して、信号１２２の
レベルを降下せしめる。同時にＩＮ信号１０４が上昇し
て導通性が高まり、それによって信号１２４のレベルは
上昇して、ｎＦＥＴ１１２の導通性が高まり、それによ
ってシフトされた信号１２２のレベルをより急速に降下
せしめる。信号１２２が降下するとｎＦＥＴ１１０の導
通性が低下し、それによって信号１２４のレベルがより
急速に高まり、それによってｎＦＥＴ１１０と１１２と
の間に再生帰還が生じて遷移が促進され、ｐＦＥＴ１１
８の導通性がより急速に高まる。ＮＩＮ１０６が上昇す
ると、上記とは逆の作用が生じ、そこでｐＦＥＴ１０
８，１１０，１１２及び１１４が回路の速度を高める。
【００１７】ＦＥＴのサイズ比は回路の性能を最適化す
るために調整可能である。ｎＦＥＴ１０８と１１４とは
同じサイズであり、ｎＦＥＴ１１０と１１２も同様であ
ろう。１０８／１１４のサイズと、１１０／１１２のサ
イズの比が１．１４対１であることによって、より少な
い裕度でより高速の回路が得られる。１０８／１１４の
サイズと、１１０／１１２のサイズの比が１対１．１で
ある場合はより多くの裕度が得られるが速度は遅くな
る。ｐＦＥＴ１１８とｎＦＥＴ１１６のサイズ比は上記
の比率に対応して調整される。すなわち、１．１４対１
の比率の場合は、ｐＦＥＴ１１８とｎＦＥＴ１１６のサ
イズ比は３対１である。１対１．１の比率の場合は、ｐ
ＦＥＴ１１８とｎＦＥＴ１１６のサイズ比は３．５対１
である。
るために調整可能である。ｎＦＥＴ１０８と１１４とは
同じサイズであり、ｎＦＥＴ１１０と１１２も同様であ
ろう。１０８／１１４のサイズと、１１０／１１２のサ
イズの比が１．１４対１であることによって、より少な
い裕度でより高速の回路が得られる。１０８／１１４の
サイズと、１１０／１１２のサイズの比が１対１．１で
ある場合はより多くの裕度が得られるが速度は遅くな
る。ｐＦＥＴ１１８とｎＦＥＴ１１６のサイズ比は上記
の比率に対応して調整される。すなわち、１．１４対１
の比率の場合は、ｐＦＥＴ１１８とｎＦＥＴ１１６のサ
イズ比は３対１である。１対１．１の比率の場合は、ｐ
ＦＥＴ１１８とｎＦＥＴ１１６のサイズ比は３．５対１
である。
【００１８】上記のとおり、本発明の現時点での好まし
い実施例を説明してきたが、本発明の側面は完全に達成
され、本発明の趣旨と範囲から離れることなく、構造と
回路に多くの変更が可能であり、本発明の大幅に異なる
実施例と用例が自明であることが専門家には理解されよ
う。ここに記載した開示内容と説明は説明目的であり、
本発明を限定するものでは決してない。
い実施例を説明してきたが、本発明の側面は完全に達成
され、本発明の趣旨と範囲から離れることなく、構造と
回路に多くの変更が可能であり、本発明の大幅に異なる
実施例と用例が自明であることが専門家には理解されよ
う。ここに記載した開示内容と説明は説明目的であり、
本発明を限定するものでは決してない。
【００１９】以上、本発明の実施例について詳述した
が、以下、本発明の各実施例毎に列挙する。
が、以下、本発明の各実施例毎に列挙する。
【実施例１】ＣＭＯＳ集積回路内で、シフトされた差動
ＥＣＬ電圧レベル入力信号（１０４，１０６）をＣＭＯ
Ｓ電圧レベル出力信号（１２０）に変換するコンバータ
回路において、供給電圧と前記出力信号（１２０）との
間に接続された第１ｐＦＥＴ（１１８）と；前記出力信
号（１２０）と回路のアースとの間に接続されていて、
前記シフトされた差動ＥＣＬ電圧レベル入力信号の反転
信号（１０６）がゲートに接続された第１ｎＦＥＴ（１
１６）と；前記シフトされた差動ＥＣＬ電圧レベル入力
信号（１０４，１０６）と、前記第１ｐＦＥＴ（１１
８）との間に接続された電圧レベル・シフト回路（１０
８，１１０，１１２，１１４）とを備え、前記電圧レベ
ル・シフト回路が前記反転信号（１０６）を少なくとも
１ボルトだけアース・レベルの方向にシフトして、前記
第１ｐＦＥＴ（１１８）の前記ゲートにシフトされた信
号（１２２）を供給する構成であることを特徴とするコ
ンバータ回路。
ＥＣＬ電圧レベル入力信号（１０４，１０６）をＣＭＯ
Ｓ電圧レベル出力信号（１２０）に変換するコンバータ
回路において、供給電圧と前記出力信号（１２０）との
間に接続された第１ｐＦＥＴ（１１８）と；前記出力信
号（１２０）と回路のアースとの間に接続されていて、
前記シフトされた差動ＥＣＬ電圧レベル入力信号の反転
信号（１０６）がゲートに接続された第１ｎＦＥＴ（１
１６）と；前記シフトされた差動ＥＣＬ電圧レベル入力
信号（１０４，１０６）と、前記第１ｐＦＥＴ（１１
８）との間に接続された電圧レベル・シフト回路（１０
８，１１０，１１２，１１４）とを備え、前記電圧レベ
ル・シフト回路が前記反転信号（１０６）を少なくとも
１ボルトだけアース・レベルの方向にシフトして、前記
第１ｐＦＥＴ（１１８）の前記ゲートにシフトされた信
号（１２２）を供給する構成であることを特徴とするコ
ンバータ回路。
【実施例２】前記電圧レベル・シフト回路が、前記供給
電圧と前記第１ｐＦＥＴ（１１８）の前記ゲートとの間
に接続されていて、前記反転信号（１０６）がゲートに
接続されている第２ｎＦＥＴ（１１４）と；前記第１ｐ
ＦＥＴと前記回路アースとの間に接続された第３ｎＦＥ
Ｔ（１１２）と；前記供給電圧と前記回路アースとの間
に直列に接続されている第４（１０８）と、第５（１１
０）のｎＦＥＴとを備え、前記第４ｎＦＥＴ（１０８）
は前記供給電圧に接続され、且つ、前記シフトされた差
動ＥＣＬ電圧入力信号の非反転入力信号がそのゲートに
接続されており、前記第５ｎＦＥＴ（１１０）のゲート
が前記第１ｐＥＦＴ（１１８）の前記ゲートに接続さ
れ、前記第３ｎＦＥＴ（１１２）のゲートが前記第４
（１０８）と第５（１１０）のｎＦＥＴの間に接続され
たことを特徴とする実施例１記載のコンバータ回路。
電圧と前記第１ｐＦＥＴ（１１８）の前記ゲートとの間
に接続されていて、前記反転信号（１０６）がゲートに
接続されている第２ｎＦＥＴ（１１４）と；前記第１ｐ
ＦＥＴと前記回路アースとの間に接続された第３ｎＦＥ
Ｔ（１１２）と；前記供給電圧と前記回路アースとの間
に直列に接続されている第４（１０８）と、第５（１１
０）のｎＦＥＴとを備え、前記第４ｎＦＥＴ（１０８）
は前記供給電圧に接続され、且つ、前記シフトされた差
動ＥＣＬ電圧入力信号の非反転入力信号がそのゲートに
接続されており、前記第５ｎＦＥＴ（１１０）のゲート
が前記第１ｐＥＦＴ（１１８）の前記ゲートに接続さ
れ、前記第３ｎＦＥＴ（１１２）のゲートが前記第４
（１０８）と第５（１１０）のｎＦＥＴの間に接続され
たことを特徴とする実施例１記載のコンバータ回路。
【実施例３】ＣＭＯＳ集積回路内で、シフトされた差動
ＥＣＬ電圧レベル入力信号（１０４，１０６）をＣＭＯ
Ｓ電圧レベル出力信号（１２０）に変換するコンバータ
回路において、供給電圧と前記出力信号（１２０）との
間に接続された第１ｐＦＥＴ（１１８）と；前記出力信
号（１２０）と回路のアースとの間に接続されていて、
前記シフトされた差動ＥＣＬ電圧レベル入力信号の反転
信号（１０６）がゲートに接続された第１ｎＦＥＴ（１
１６）と；前記供給電圧と前記第１ｐＦＥＴ（１１８）
の前記ゲートとの間に接続されていて、前記シフトされ
たＥＣＬ電圧入力信号の前記反転信号（１０６）がゲー
トに接続されている第２ｎＦＥＴ（１１４）と；前記第
１ｐＦＥＴと前記回路アースとの間に接続された第３ｎ
ＦＥＴ（１１２）とを備え、前記第２と第３のｎＦＥＴ
が電圧レベルシフト回路を形成し、更に、前記供給電圧
と前記回路アースとの間に直列に接続されている第４
（１０８）と、第５（１１０）のｎＦＥＴとを備え、前
記第４ｎＦＥＴは前記供給電圧に接続され、且つ、前記
シフトされた差動ＥＣＬ電圧入力信号の非反転入力信号
がそのゲートに接続されており、前記第５ｎＦＥＴ（１
１０）のゲートが前記第１ｐＥＦＴ（１１８）の前記ゲ
ートに接続され、前記第３ｎＦＥＴ（１１２）のゲート
が前記第４（１０８）と第５（１１０）のｎＦＥＴの間
に接続されたことを特徴とするコンバータ回路。
ＥＣＬ電圧レベル入力信号（１０４，１０６）をＣＭＯ
Ｓ電圧レベル出力信号（１２０）に変換するコンバータ
回路において、供給電圧と前記出力信号（１２０）との
間に接続された第１ｐＦＥＴ（１１８）と；前記出力信
号（１２０）と回路のアースとの間に接続されていて、
前記シフトされた差動ＥＣＬ電圧レベル入力信号の反転
信号（１０６）がゲートに接続された第１ｎＦＥＴ（１
１６）と；前記供給電圧と前記第１ｐＦＥＴ（１１８）
の前記ゲートとの間に接続されていて、前記シフトされ
たＥＣＬ電圧入力信号の前記反転信号（１０６）がゲー
トに接続されている第２ｎＦＥＴ（１１４）と；前記第
１ｐＦＥＴと前記回路アースとの間に接続された第３ｎ
ＦＥＴ（１１２）とを備え、前記第２と第３のｎＦＥＴ
が電圧レベルシフト回路を形成し、更に、前記供給電圧
と前記回路アースとの間に直列に接続されている第４
（１０８）と、第５（１１０）のｎＦＥＴとを備え、前
記第４ｎＦＥＴは前記供給電圧に接続され、且つ、前記
シフトされた差動ＥＣＬ電圧入力信号の非反転入力信号
がそのゲートに接続されており、前記第５ｎＦＥＴ（１
１０）のゲートが前記第１ｐＥＦＴ（１１８）の前記ゲ
ートに接続され、前記第３ｎＦＥＴ（１１２）のゲート
が前記第４（１０８）と第５（１１０）のｎＦＥＴの間
に接続されたことを特徴とするコンバータ回路。
【００２０】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、ＣＭＯＳ製造プロセスの変動の全範囲に亘っ
てＥＣＬ論理レベルの裕度を保持しつつ、シフトされた
差動ＥＣＬ論理電圧レベルをＣＭＯＳ論理電圧レベルに
変換するための回路を提供することができる。
とにより、ＣＭＯＳ製造プロセスの変動の全範囲に亘っ
てＥＣＬ論理レベルの裕度を保持しつつ、シフトされた
差動ＥＣＬ論理電圧レベルをＣＭＯＳ論理電圧レベルに
変換するための回路を提供することができる。
【図１】本発明のレベル・シフトされた差動ＥＣＬ電圧
レベルをＣＭＯＳ電圧レベルに変換する回路の概略図で
ある。
レベルをＣＭＯＳ電圧レベルに変換する回路の概略図で
ある。
１１８：ｐＦＥＴ １０８、１１０、１１２、１１４、１１６：ｎＦＥＴ
Claims (1)
- 【請求項１】供給電圧と出力信号との間に接続された第
１ｐＦＥＴと、 前記出力信号と回路のアースとの間に接続され、シフト
された差動ＥＣＬ電圧レベル入力信号の反転信号がゲー
トに接続された第１ｎＦＥＴと、 前記シフトされた差動ＥＣＬ電圧レベル入力信号と、前
記第１ｐＦＥＴとの間に接続され、前記反転信号をアー
ス・レベル方向にずらして前記第１ｐＦＥＴのゲートに
対しシフトされた信号を提供する電圧レベル・シフト回
路と、 を備えて成り、シフトされた差動ＥＣＬ電圧レベル入力
信号をＣＭＯＳ電圧レベル出力信号に変換するレベル変
換回路。
Applications Claiming Priority (2)
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|---|---|---|---|
| US138,656 | 1993-10-18 | ||
| US08/138,656 US5410266A (en) | 1993-10-18 | 1993-10-18 | Circuit for conversion of shifted differential ECL voltage levels to CMOS voltage levels with process compensation |
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|---|---|
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Family Applications (1)
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|---|---|
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| JP (1) | JP3565921B2 (ja) |
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-
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-
1994
- 1994-10-18 JP JP27841594A patent/JP3565921B2/ja not_active Expired - Fee Related
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