JPS62190766A - Manufacture of mos type semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＭＯＳ（Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ）型半導体装置の製造方法に係り、
特に、ホットエレクトロンによる伝達コンダクタンス（
以下、ＧＩｌｌという）の劣化を抑えるＭＯ５型半導体
装置のゲート絶縁膜の製造方法に関する。Detailed Description of the Invention (Industrial Application Field) The present invention is directed to MOS (Metal Oxide Sem1
(conductor) type semiconductor device manufacturing method,
In particular, the transfer conductance due to hot electrons (
The present invention relates to a method for manufacturing a gate insulating film for an MO5 type semiconductor device that suppresses deterioration of the GIll (hereinafter referred to as GIll).
（従来の技術）
微細ｎチャネル間Ｓトランジスタの緒特性の変動をもた
らす主原因は、ドレーン領域近くのホットエレクトロン
であるので、高信顧性素子を得るためには電界を緩和さ
せる必要がある。第２図は係る高信顛性微細ｎチャネル
ＭＯＳトランジスタの一例を示す断面図であり、図中、
１はＰ形シリコン（Ｓｉ）基板、２は５ｔ（ｈ膜、３は
電極、４はスペーサ、５は不純物濃度の低いｎ−領域、
６は不純物濃度の高いｎ＋領領域ある。(Prior Art) The main cause of variations in the characteristics of a fine n-channel S transistor is hot electrons near the drain region, so it is necessary to relax the electric field in order to obtain a highly reliable device. FIG. 2 is a cross-sectional view showing an example of such a high reliability fine n-channel MOS transistor, and in the figure,
1 is a P-type silicon (Si) substrate, 2 is a 5T (h film, 3 is an electrode, 4 is a spacer, 5 is an n-region with a low impurity concentration,
6 is an n+ region with high impurity concentration.
ところで、一般に、従来のＭＯＳ型半導体装置において
、ホットエレクトロンにより、Ｇｍが劣化する原因は正
孔が関与していると言われる。その時のエネルギーバン
ド図は第３図のようである。これに′よると、Ｐ形Ｓｉ
基板１からＳｉＯ□膜２に注入された電子７は完全には
エネルギーを失わず、ゲート電極３へ２〜５ｅＶのエネ
ルギーを持って到達する。そのエネルギーによって、正
孔・電子対が励起され、正孔８がＳｉＯ□膜２中膜性中
されて正電荷となった後、界面へ拡散して界面準位とな
りＧｍを劣化させることになる。By the way, it is generally said that holes are involved in the cause of Gm deterioration due to hot electrons in conventional MOS type semiconductor devices. The energy band diagram at that time is as shown in Figure 3. According to this, P-type Si
The electrons 7 injected from the substrate 1 into the SiO□ film 2 do not completely lose their energy and reach the gate electrode 3 with an energy of 2 to 5 eV. The energy excites the hole-electron pair, and the hole 8 is absorbed into the SiO□ film 2 and becomes a positive charge, then diffuses to the interface and becomes an interface level, degrading Gm. .
従来、このホットエレクトロンによるＧｍの劣化を抑え
るのに、ホットエレクトロンが発生しにくい構造が採用
されていた。かかる構造の一例として、前記の第２図に
ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構
造のｎチャネルＭＯ５）ランジスタが示される。Conventionally, in order to suppress the deterioration of Gm due to these hot electrons, a structure in which hot electrons are less likely to be generated has been adopted. As an example of such a structure, an n-channel MO5 transistor having an LDD (lightly doped drain) structure is shown in FIG. 2 mentioned above.
これは、例えばＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ
ＯＮ ＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳ ＶＯＬ、ＥＤ
−２９，ＮＯ，４，ＡＰＲＩＬ １９８２． Ｐ ６１
１〜Ｐ６１７に示されている。これによれば、ソース・
ドレインがそれぞれ不純物濃度の高いｎ“領域６と不純
物濃度の低いｎ−領域５とから成り立っているために、
チャネルを移動する電子がドレイン近傍で加速されてホ
ットエレクトロンが発生し難い。そのためにＧｍの劣化
が抑えられていた。This is for example IEEE TRANSACTIONS
ON ELECTRON DEVICES VOL, ED
-29, NO, 4, APRIL 1982. P 61
1 to P617. According to this, the source
Since the drain consists of an n'' region 6 with a high impurity concentration and an n- region 5 with a low impurity concentration,
Electrons moving through the channel are accelerated near the drain, making it difficult to generate hot electrons. Therefore, deterioration of Gm was suppressed.
（発明が解決しようとする問題点）
しかしながら、上記の先行技術においては、製造工程が
複雑であり、しかもデバイスの微細化を行い難いといっ
た問題があった。(Problems to be Solved by the Invention) However, the above-mentioned prior art has problems in that the manufacturing process is complicated and it is difficult to miniaturize the device.
本発明は、上記問題点を除去し、Ｇｍの劣化が有効に抑
えられると共に、製造工程が簡単であり、しかもデバイ
スの微細化が容易なＭＯＳ型半導体装置の製造方法を提
供することを目的とする。An object of the present invention is to provide a method for manufacturing a MOS type semiconductor device that eliminates the above-mentioned problems, effectively suppresses Gm deterioration, has a simple manufacturing process, and facilitates miniaturization of the device. do.
（問題点を解決するための手段）
本発明は、上記問題点を解決するために、ＭＯ５型半導
体装置（トランジスタ）の製造方法において、シリコン
基板上にシリコン基板の酸化膜とシリコン薄膜の酸化膜
を有する２層構造のゲート絶縁膜を形成し、該シリコン
薄膜の酸化膜上に電極を形成するようにしたものである
。(Means for Solving the Problems) In order to solve the above problems, the present invention provides a method for manufacturing an MO5 type semiconductor device (transistor), in which an oxide film of a silicon substrate and an oxide film of a silicon thin film are formed on a silicon substrate. A gate insulating film having a two-layer structure is formed, and an electrode is formed on the oxide film of the silicon thin film.
（作用）
本発明によれば、ＭＯＳ型半導体装置（トランジスタ）
の製造方法において、
（１） Ｓｉ基板１１上にＳｉ薄膜１２を蒸着又は堆積
し、次に、ドライ０２雰囲気で酸化を行い前記Ｓｉ３板
の酸化膜１３とＳｉ薄膜の酸化膜１４とから成る２層構
造のゲート絶縁膜を形成し、そのＳｉ薄膜の酸化膜１４
上に電極を形成する（第１図）。(Operation) According to the present invention, a MOS type semiconductor device (transistor)
In the manufacturing method, (1) a Si thin film 12 is vapor-deposited or deposited on a Si substrate 11, and then oxidized in a dry 02 atmosphere to form a oxide film 12 consisting of an oxide film 13 of the Si3 plate and an oxide film 14 of the Si thin film. A layered gate insulating film is formed, and the oxide film 14 of the Si thin film is formed.
An electrode is formed on top (FIG. 1).
（２） Ｓｉ基板３１上に熱成長Ｓｔ酸化膜３２を形成
し、その酸化膜３２上にＳｉ薄膜３３を形成し、そのＳ
ｉ薄膜３３をドライ０２雰囲気で酸化し５ｉｆｉ！膜の
酸化膜３４を形成して２層構造のゲート絶縁膜を形成し
、そのＳｉ薄膜の酸化膜３４上に電極を形成する（第５
図）。(2) A thermally grown St oxide film 32 is formed on the Si substrate 31, a Si thin film 33 is formed on the oxide film 32, and the S
i Oxidize the thin film 33 in a dry 02 atmosphere to 5ifi! An oxide film 34 is formed to form a two-layer gate insulating film, and an electrode is formed on the Si thin oxide film 34 (fifth step).
figure).
従って、ゲート酸化膜をホールトラップの多い酸化膜と
ホールトラップの少ない酸化膜の二層構造にしたので、
正孔の発生を抑えるのではなく、正孔が発生してもＧｍ
が劣化しないようにすることができる。つまり、上記し
たホットエレクトロンにより、Ｇｍが劣化する原因を考
慮して、第４図に示されるように電極近くのＳｉ酸化膜
中にホールトラップ９が多く存在するＳｉ薄膜の酸化膜
１４．３４をゲート酸化膜とすることにより、電極１５
中で発生した正孔８は殆どホールトラップ９に捕獲され
てしまうため、界面単位を発生せずＧｍを劣化させない
。また、ホールトラップ９は、電極１５の近傍に存在す
るために、正電荷による闇値電圧の変動やＧｍの劣化は
極めて小さくなる。Therefore, the gate oxide film has a two-layer structure of an oxide film with many hole traps and an oxide film with few hole traps.
Rather than suppressing the generation of holes, even if holes are generated, Gm
can be prevented from deteriorating. In other words, in consideration of the cause of Gm deterioration due to the hot electrons described above, as shown in FIG. By using a gate oxide film, the electrode 15
Since most of the holes 8 generated inside are captured by the hole traps 9, no interface units are generated and Gm is not deteriorated. Furthermore, since the hole trap 9 is located near the electrode 15, fluctuations in the dark value voltage and deterioration of Gm due to positive charges are extremely small.
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第１図は本発明に係るＭＯＳ型半導体装置の製造工程断
面図であり、電極近傍に多くのホールトラップが存在す
るゲート絶縁膜を有するｎチャネルＭＯ５型半導体装置
の製造方法が示されている。FIG. 1 is a cross-sectional view of the manufacturing process of a MOS type semiconductor device according to the present invention, showing a method of manufacturing an n-channel MO5 type semiconductor device having a gate insulating film in which many hole traps exist near the electrodes.
この図を用いて本発明に係るＭＯＳ型半導体装置の製造
方法を説明する。A method for manufacturing a MOS type semiconductor device according to the present invention will be explained using this figure.
（１）まず、第１図（ａ）に示されるように、Ｐ−形（
１００） Ｓｉ基板１１を用意する。(1) First, as shown in Figure 1(a), P-type (
100) Prepare a Si substrate 11.
（２）次に、第１図（ｂ）に示されるように、Ｓｉ基板
１１上に、５ｉ（７）スパッタリング、ＬＰ （減圧）
ＣＶＤ’ 。(2) Next, as shown in FIG. 1(b), 5i (7) sputtering, LP (low pressure)
CVD'.
ＭＢＥ（分子線エピタキシアル） 、ＥＢ （電子ビー
ム）法などによって、約５０〜１００人の５ｉｆｊｆ膜
１２を形成する。A 5ifjf film 12 of about 50 to 100 layers is formed by MBE (molecular beam epitaxial), EB (electron beam), or the like.
（３）次に、第１図（ｃ）に示されるように、９００〜
９５０℃、３０〜５０分のドライ０□雰囲気中でＳｉ基
板の酸化膜１３とＳｉ薄膜の酸化膜１４から成るゲート
絶縁膜を形成する。この工程において、Ｓｉ基板の熱成
長ＳｉＯ□膜に比べて、ホールトラップの多い酸化膜が
形成される。(3) Next, as shown in FIG. 1(c), from 900 to
A gate insulating film consisting of an oxide film 13 of a Si substrate and an oxide film 14 of a thin Si film is formed in a dry 0□ atmosphere at 950° C. for 30 to 50 minutes. In this step, an oxide film is formed that has more hole traps than the thermally grown SiO□ film on the Si substrate.
（４）次に、第１図（ｄ）に示されるように、ＬＰＣＶ
Ｄ法により、約２０００〜３０００人の多結晶Ｓｉ層１
５を形成する。その後、不純物、例えば、約ｌＸｌ０”
〜１×ＩＱ２１ｃｍ−３の燐をドープして多結晶Ｓｔ層
１５を低抵抗化する。(4) Next, as shown in Figure 1(d), LPCV
By the D method, about 2000 to 3000 polycrystalline Si layers 1
form 5. Thereafter, impurities, e.g.
The polycrystalline St layer 15 is lowered in resistance by doping with phosphorus of ~1×IQ21 cm −3 .
（５）次に、第１図（ｅ）に示されるように、バターニ
ングにより、ゲート電極を形成する。(5) Next, as shown in FIG. 1(e), a gate electrode is formed by patterning.
（６）次に、第１図（ｆ）に示されるように、高濃度の
不純物、例えば、約ＩＸＩＱ”〜ｌ ＸＩＱ”ｃ＋ｎ−
’の砒素をイオン注入し、ソース領域１６及びドレイン
領域１７を形成する。(6) Next, as shown in FIG. 1(f), a high concentration of impurities, e.g.
A source region 16 and a drain region 17 are formed by ion-implanting arsenic.
（７）次に、第１図（ｇ）に示されるように、全面に中
間絶縁膜として約５０００〜１００００人のシリコン酸
化膜１８をＣＶＤにより形成する。(7) Next, as shown in FIG. 1(g), a silicon oxide film 18 of approximately 5,000 to 10,000 layers is formed as an intermediate insulating film over the entire surface by CVD.
（８）最後に、中間絶縁膜ＩＢに開口部を形成した後、
アルミ層を形成する。その後、第１図（ｈ）に示される
ように、アルミ層を選択的にエツチング除去して、ソー
ス、ドレイン、ゲート電極配線１９．２０゜２１を形成
する。(8) Finally, after forming an opening in the intermediate insulating film IB,
Form an aluminum layer. Thereafter, as shown in FIG. 1(h), the aluminum layer is selectively etched away to form source, drain, and gate electrode wirings 19.20.degree. 21.
次に、本発明の他の実施例を示すＭＯＳ型半導体装置の
製造方法を第５図を用いて説明する。Next, a method for manufacturing a MOS type semiconductor device showing another embodiment of the present invention will be described with reference to FIG.
（１）まず、第５図（ａ）に示されるように、Ｐ−形（
１００） Ｓｉ基板３１を用意する。(1) First, as shown in Figure 5(a), P-type (
100) Prepare a Si substrate 31.
（２）次に、第５図（ｂ）に示されるように、Ｓｉ基板
３１上に９００〜９５０℃、約１０〜２０分ドライ０□
雰囲気中において、約１００〜２００人の熱成長５ｉＯ
ｚ膜３２を形成する。(2) Next, as shown in FIG. 5(b), dry 0□ on the Si substrate 31 at 900 to 950°C for about 10 to 20 minutes.
Thermal growth of approximately 100 to 200 5iO in an atmosphere
A z film 32 is formed.
（３）次に、第５図（ｃ）に示されるように、Ｓｔのス
パッタリング、ＬＰＧＩＪＤ 、 ＭＢＥ 、ＥＢ法な
どによって、約５０〜１００人のＳｉｉ膜３３を形成す
る。(3) Next, as shown in FIG. 5(c), a Sii film 33 of approximately 50 to 100 layers is formed by sputtering of St, LPGIJD, MBE, EB, or the like.
（４）次に、第５図（ｄ）に示されるように、９００〜
９５０℃、約５〜１０分のドライ０２雰囲気中でＳｉｍ
膜３３の酸化処理を行い、５ｉｆｊｆ膜の酸化膜３４を
形成する。つまり、２層構造のゲート酸化膜を形成する
。(4) Next, as shown in FIG. 5(d), from 900 to
Sim in a dry 02 atmosphere at 950℃ for about 5 to 10 minutes.
The film 33 is oxidized to form an oxide film 34 of a 5ifjf film. In other words, a gate oxide film having a two-layer structure is formed.
この工程において、Ｓｉ基板の熱成長ＳｉＯ□膜に比べ
て、ホールトラップの多い酸化膜が形成される。In this step, an oxide film is formed that has more hole traps than the thermally grown SiO□ film on the Si substrate.
以降は、前記した第１図（ｄ）〜第１図（ｈ）の工程と
同様であるので、説明は省略する。Since the subsequent steps are the same as those shown in FIG. 1(d) to FIG. 1(h) described above, the explanation will be omitted.
このように、電極近傍にホールトラップの多いゲート絶
縁層を構成することができるので、ゲート電極から注入
されるホール、つまり、ドレイン近傍のシリコン基板内
に発生したホットエレクトロンがゲート絶縁膜を通した
ゲート電極に入るとホールが発生するが、このホールが
ゲート電極近傍のゲート絶縁膜中にトラップされるので
、シリコン基板とゲート絶縁膜間の界面に到達するホー
ルが減少し、ＭＯＳ ）ランジスタの閾値ｖＴ及びＧ
ｍの変動が防止される。また、ＬＤＤ構造のＭＯＳ ）
ランジスタの低濃度ドレイン領域を形成する必要がない
ので、製造が容易であると共に高集積化が可能となる。In this way, it is possible to configure a gate insulating layer with many hole traps near the electrode, so that holes injected from the gate electrode, that is, hot electrons generated in the silicon substrate near the drain, can pass through the gate insulating film. Holes are generated when entering the gate electrode, but these holes are trapped in the gate insulating film near the gate electrode, reducing the number of holes that reach the interface between the silicon substrate and the gate insulating film, reducing the threshold of the MOS transistor. vT and G
Fluctuations in m are prevented. Also, LDD structure MOS)
Since there is no need to form a lightly doped drain region of the transistor, manufacturing is easy and high integration is possible.
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。Note that the present invention is not limited to the above embodiments,
Various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
（発明の効果）
以上、詳細に説明したように、本発明によれば、シリコ
ン基板上にシリコン基板の酸化膜とシリコン薄膜の酸化
膜を有する２層構造のゲート絶縁膜を形成し、該シリコ
ン薄膜の酸化膜上に電極を形成するようにしたので、ゲ
ート絶縁膜はホールトラップの多い酸化膜とホールトラ
ップの少ない酸化膜の２層構造となり、Ｇｍの劣化を抑
えることができる。更に、従来のＬＤＤ構造のものに比
べて製造も容易であり、微細化を行う上でも有利である
。(Effects of the Invention) As described above in detail, according to the present invention, a gate insulating film having a two-layer structure having an oxide film of a silicon substrate and an oxide film of a silicon thin film is formed on a silicon substrate, and Since the electrode is formed on a thin oxide film, the gate insulating film has a two-layer structure of an oxide film with many hole traps and an oxide film with few hole traps, and deterioration of Gm can be suppressed. Furthermore, it is easier to manufacture than the conventional LDD structure and is advantageous in miniaturization.
第１図は本発明の一実施例を示すＭＯＳ型半導体装置の
製造工程断面図、第２図は従来のＭＯＳ型半導体装置の
断面図、第３図はＧｍ劣化現象説明図、第４図はＧｍ劣
化抑制現象説明図、第５図は本発明の他の実施例を示す
ＭＯＳ型半導体装置の製造工程断面図である。
１１、３１・・・Ｐ−形（１００） Ｓｉ基板、１２．
３３・・・Ｓｉ薄膜、１３・・・Ｓｉ基板の酸化膜、１
４．３４・・・Ｓｉ薄膜の酸化膜、１５・・・多結晶Ｓ
ｉ層（電極）、１６・・・ソース領域、１７・・・ドレ
イン領域、１８・・・中間絶縁膜（Ｓｉ酸化膜）、３２
・・・熱成長Ｓｉ０ｇ膜。Fig. 1 is a cross-sectional view of the manufacturing process of a MOS type semiconductor device showing an embodiment of the present invention, Fig. 2 is a cross-sectional view of a conventional MOS type semiconductor device, Fig. 3 is an explanatory diagram of Gm deterioration phenomenon, and Fig. 4 is FIG. 5 is a diagram illustrating the phenomenon of suppressing Gm deterioration. FIG. 5 is a cross-sectional view of the manufacturing process of a MOS type semiconductor device showing another embodiment of the present invention. 11, 31...P-type (100) Si substrate, 12.
33...Si thin film, 13...Si substrate oxide film, 1
4.34...Oxide film of Si thin film, 15...Polycrystalline S
i layer (electrode), 16... source region, 17... drain region, 18... intermediate insulating film (Si oxide film), 32
...thermally grown Si0g film.
Claims (3)
ン薄膜の酸化膜を有する２層構造のゲート絶縁膜を形成
し、該シリコン薄膜の酸化膜上に電極を形成することを
特徴とするＭＯＳ型半導体装置の製造方法。(1) A MOS type characterized in that a gate insulating film with a two-layer structure including an oxide film of the silicon substrate and an oxide film of a thin silicon film is formed on a silicon substrate, and an electrode is formed on the oxide film of the silicon thin film. A method for manufacturing a semiconductor device.
、酸化を行い前記シリコン基板の酸化膜とシリコン薄膜
の酸化膜を形成することを特徴とする特許請求の範囲第
１項記載のＭＯＳ型半導体装置の製造方法。(2) After forming a silicon thin film on the silicon substrate, oxidation is performed to form an oxide film of the silicon substrate and an oxide film of the silicon thin film. Method of manufacturing the device.
成し、次に該シリコン酸化膜上にシリコン薄膜を形成し
、次に該シリコン薄膜を酸化しシリコン薄膜の酸化膜を
形成することを特徴とする特許請求の範囲第１項記載の
ＭＯＳ型半導体装置の製造方法。(3) Forming a thermally grown silicon oxide film on the silicon substrate, then forming a silicon thin film on the silicon oxide film, and then oxidizing the silicon thin film to form a silicon thin oxide film. A method for manufacturing a MOS type semiconductor device according to claim 1.
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|---|---|---|---|
| JP3365086A JPS62190766A (en) | 1986-02-18 | 1986-02-18 | Manufacture of mos type semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JPS62190766A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445058B1 (en) * | 1997-06-30 | 2004-11-16 | 주식회사 하이닉스반도체 | Method for forming gate oxide in semiconductor device |
-
1986
- 1986-02-18 JP JP3365086A patent/JPS62190766A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445058B1 (en) * | 1997-06-30 | 2004-11-16 | 주식회사 하이닉스반도체 | Method for forming gate oxide in semiconductor device |
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