JPS62168253A - Bus control system - Google Patents

Bus control system

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JPS62168253A
JPS62168253A JP954486A JP954486A JPS62168253A JP S62168253 A JPS62168253 A JP S62168253A JP 954486 A JP954486 A JP 954486A JP 954486 A JP954486 A JP 954486A JP S62168253 A JPS62168253 A JP S62168253A
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JP
Japan
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bus
processor
contention
ratio
dma
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Application number
JP954486A
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Japanese (ja)
Inventor
Takumi Kishino
琢己 岸野
Shigeru Hashimoto
繁 橋本
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

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Abstract

PURPOSE:To improve the DMA processing capacity by performing the switch in a dynamically set ratio between the bus conflict control that stops a processor and acquires the bus use right and the conflict control that acquires the bus use right after the end of a cycle. CONSTITUTION:A device which performs the bus conflict control to acquire a bus after stopping a processor when a DMA request is received serves as the 1st bus conflict means 15. While a device which performs the bus conflict control after the end of a memory cycle of the processor serves as the 2nd bus conflict means 16. These two means 15 and 16 are switched with control by a switching means 14 in response to a ratio set by a ratio setting means 17.

Description

【発明の詳細な説明】 〔(既要〕 本発明は、ダイレクトメモリアクセス(以下DMA)シ
ステムにおいて、 入出力装置よりバス使用要求が出されたとき、該入出力
装置にバス使用を許可するとともに、プロセッサに停止
要求を出力し、該入出力装置から起動信号が出力された
とき該プロセ・2すの未使用状態を確認してバスを使用
せしめる第1のバス競合手段と、 バスの使用要求に対してバス使用を許可し、該入出力装
置から起動信号が出力されたとき該プロセッサの未使用
状態を確認してバスを使用せしめる第2のバス競合手段
と、 第1および第2のバス競合手段を切替える切替手段を設
けるとともに、該切替手段を切替える比率を設定する比
率設定手段と を備え、プロセッサと入出力との使用比率に基づき、第
1および第2のバス競合手段を切替えてバス競合制御を
行うバス制御方式を提供する。
[Detailed Description of the Invention] [(Required)] In a direct memory access (hereinafter referred to as DMA) system, when an input/output device issues a bus use request, the present invention allows the input/output device to use the bus. , a first bus contention means that outputs a stop request to the processor and, when a start signal is output from the input/output device, checks whether the processor 2 is in an unused state and causes the processor to use the bus; and a bus use request. a second bus contention means for permitting the processor to use the bus, confirming an unused state of the processor when an activation signal is output from the input/output device, and allowing the processor to use the bus; A switching means is provided for switching the contention means, and a ratio setting means is provided for setting a ratio at which the switching means is switched. A bus control method that performs contention control is provided.

〔産業上の利用分野〕[Industrial application field]

本発明は、DMAシステムにおけるバス制御方式に係わ
り、特にバス競合制御の改良に関する。
The present invention relates to a bus control method in a DMA system, and particularly to improvements in bus contention control.

〔従来の技術〕[Conventional technology]

従来のバス競合制御方式を第3図に例示する図面に基づ
いて説明する。
A conventional bus contention control method will be explained based on the drawing illustrated in FIG.

第3図(a)は従来の第1のバス競合制御方式説明図、
第3図(blはそのタイムチャート図、第3図(C)は
従来の第2のバス競合制御方式説明図、第3図(d)は
そのタイムチャート図である。
FIG. 3(a) is an explanatory diagram of the first conventional bus contention control method;
FIG. 3 (bl is a time chart thereof, FIG. 3(C) is an explanatory diagram of the second conventional bus contention control method, and FIG. 3(d) is a time chart thereof.

第1のバス競合制御方式は、DMAの要求が発生したと
き、プロセッサに停止要求を出力してバスの使用権を獲
得するもので、プロセッサは動作中のバスサイクル終了
後動作を停止するため、バス使用のための待ち時間が少
ない方式である。
In the first bus contention control method, when a DMA request occurs, a stop request is issued to the processor to obtain the right to use the bus.The processor stops operating after the bus cycle in which it is currently operating. This method reduces waiting time to use the bus.

以下筒1のバス競合制御方式の詳細を説明する。The details of the bus contention control method for tube 1 will be explained below.

第3図(a)において、1はプロセッサ、2はメモリ、
3は内部バス100のバス競合制御を行う内部バス競合
部、4は複数の入出力装置が共有する共通バス101の
バス競合制御を行う共通バス競合部、5は入出力装置等
のチャネル部、6は内部バス100と共通バス101と
の間に設けられたゲート、18はプロセッサlと内部バ
ス100との間に設けられたゲート、19はインバータ
である。
In FIG. 3(a), 1 is a processor, 2 is a memory,
3 is an internal bus contention unit that performs bus contention control on the internal bus 100; 4 is a common bus contention unit that performs bus contention control on the common bus 101 shared by a plurality of input/output devices; 5 is a channel unit for input/output devices, etc.; 6 is a gate provided between the internal bus 100 and the common bus 101, 18 is a gate provided between the processor 1 and the internal bus 100, and 19 is an inverter.

上記DMAシステムにおいて、チャネル部5がメモリ2
に対してDMA動作を行うとき、以下のバス競合制御が
行われる。〔第3図(bl参照〕(1)チャネル部5は
、共通バス競合部4に共通バス要求信号50を出力する
。(共通バス要求)(2)共通バス競合部4は、内部バ
ス競合部3の出力する共通バスアドレス情報51を検索
し、プロセッサ1等が共通バス101を使用していない
ことを確認して、共通バス許可信号52をチャネル部5
に返送する。(共通バス許可) (3)共通バス許可信号52出力後、共通バス競合部4
はプロセッサ1にプロセッサ停止要求信号53を出力す
る。(プロセッサ停止要求)(4)チャネル部5は、共
通バス許可信号52により起動信号54を内部バス競合
部3に出力するとともに、共通バス101にデータを出
力して、DMAを起動する。(D M A起動) (5)内部バス競合部3は、プロセンサlのバス未使用
状態を確認した後、ゲート6を開いて内部バス100を
使用せしめる。(D M A開始)上記動作が1バイト
(または1ワード)ごと繰り返して行われる。
In the above DMA system, the channel unit 5 is the memory 2
When performing a DMA operation on a bus, the following bus contention control is performed. [See FIG. 3 (bl)] (1) The channel unit 5 outputs the common bus request signal 50 to the common bus contention unit 4. (Common bus request) (2) The common bus contention unit 4 outputs the common bus request signal 50 to the internal bus contention unit After searching the common bus address information 51 output by the processor 3 and confirming that the processor 1 and the like are not using the common bus 101, the common bus permission signal 52 is sent to the channel unit 5.
send it back to (Common bus permission) (3) After outputting the common bus permission signal 52, the common bus contention unit 4
outputs a processor stop request signal 53 to the processor 1. (Processor stop request) (4) The channel unit 5 outputs the activation signal 54 to the internal bus contention unit 3 based on the common bus permission signal 52, and also outputs data to the common bus 101 to activate the DMA. (DMA activation) (5) After confirming that the bus of the processor I is not in use, the internal bus contention unit 3 opens the gate 6 to allow the internal bus 100 to be used. (DMA start) The above operation is repeated for each byte (or word).

以上のごとく、本方式はプロセッサ1に停止要求を送出
するため、入出力装置が起動信号54を出力したときは
プロセッサlは停止して新たに要求信号61が出されな
い状態にあるか、または停止直前の状態にり、そのため
D M A開始の待ち時間は著しく減少する。
As described above, in this method, a stop request is sent to the processor 1, so when the input/output device outputs the activation signal 54, the processor 1 is either stopped and no new request signal 61 is issued, or is stopped. The last state is reached, so the waiting time for DMA initiation is significantly reduced.

第2のバス競合方式は、プロセッサ1のバスサイクル終
了まで内部バス100の使用を待機する方式であって、
以下のバス競合制御が行われる。
The second bus contention method is a method of waiting for use of the internal bus 100 until the end of the bus cycle of the processor 1,
The following bus contention control is performed.

〔第3図(C1および+dl参照〕 +11  チャネル部5が共通バス要求信号50を出力
する。
[See FIG. 3 (C1 and +dl)] +11 Channel section 5 outputs common bus request signal 50.

(2)プロセッサ1等が共通バス101を使用していな
ければ、共通バス許可信号52を応答する。
(2) If the processor 1 and the like are not using the common bus 101, respond with the common bus permission signal 52.

(3)共通パス許可信号52を得たチャネル部5は起動
信号54を出力してDMAを起動するが、プロセッサ1
が内部バス100使用中は待機する。
(3) The channel unit 5 that has obtained the common path permission signal 52 outputs the activation signal 54 and activates the DMA, but the processor 1
waits while the internal bus 100 is in use.

(4)内部バス競合部3はプロセッサ1のバスサイクル
終了を、プロセッサ1に対して応答信号62を出力する
ことにより判別し、ケート6を開いてチャネル部5に内
部バス100を使用−けじめ、DMAが開始される。
(4) The internal bus contention unit 3 determines the end of the bus cycle of the processor 1 by outputting a response signal 62 to the processor 1, and opens the gate 6 to use the internal bus 100 for the channel unit 5. DMA is started.

以上の動作が1バイト(または1ワード)ごと繰り返さ
れる。
The above operation is repeated for each byte (or word).

なお、プロセッサ1が内部バス100を使用するときは
、バスサイクルごとに内部バス競合部8に要求信号61
を出力し、内部バス競合部3が出力する応答信号62に
よって内部バス100を使用してバスサイクルを終了す
る。
Note that when the processor 1 uses the internal bus 100, the request signal 61 is sent to the internal bus contention unit 8 every bus cycle.
is output, and the bus cycle is completed using the internal bus 100 in response to the response signal 62 output by the internal bus contention unit 3.

この方式は、共通バス競合部7がプロセッサlに対して
停止要求を出力しないため、起動信号54が出力された
とき、プロセッサ1はまだ動作中であることが多く、チ
ャネル部5は起動信号54を出力した後、実際にメモリ
2をアクセスするまで待たされる時間が平均的に増大し
、逆にプロセッサ1のDMAによる待ち時間は減少する
In this method, since the common bus contention unit 7 does not output a stop request to the processor l, when the activation signal 54 is output, the processor 1 is often still operating, and the channel unit 5 receives the activation signal 54. After outputting , the waiting time until the memory 2 is actually accessed increases on average, and conversely, the waiting time due to DMA of the processor 1 decreases.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来のDMAシステムにおいては、入出力装置等にDM
A要求があったとき、プロセッサに停止要求を出力して
バスの使用権を獲得する第1のバス競合方式が用いられ
ていた。
In conventional DMA systems, DM is used for input/output devices, etc.
When there is a request A, a first bus contention method is used in which a stop request is output to the processor to acquire the right to use the bus.

この第1のバス競合方式では、DMAの1バイトごと繰
り返されるため、その都度プロセッサが停止すると、プ
ロセッサのバス使用比率が低下するという問題点がある
In this first bus contention method, since each byte of DMA is repeated, there is a problem that if the processor is stopped each time, the bus usage ratio of the processor decreases.

このため、近年ではプロセッサのバスサイクル終了まで
バスの使用を待機させる前記第2のバス競合方式が採用
されている。
For this reason, in recent years, the second bus contention method has been adopted in which the use of the bus is waited until the end of the bus cycle of the processor.

しかし、近年のプロセッサの高性能化に伴い、プロセッ
サのメモリアクセス比率が増大し、そのためチャネルが
起動信号を出力した時、プロセッサは殆どの確率でバス
使用中であることが多く、DMA転送比率の高いチャネ
ルが多数接続されている場合、第2のバス競合方式では
、所定時間にDMA動作が終了しない所謂DMAオーバ
ーランが発生する可能性が生じている。
However, as the performance of processors has improved in recent years, the memory access ratio of the processor has increased, so when the channel outputs the activation signal, the processor is almost always using the bus, and the DMA transfer ratio has increased. When a large number of high-speed channels are connected, in the second bus contention method, there is a possibility that a so-called DMA overrun, in which the DMA operation is not completed within a predetermined time, may occur.

本発明は上記問題点に泥み、プロセッサのメモリアクセ
スとDMAとの使用比率を改善するバス制御方式を提供
することを目的とするものである。
SUMMARY OF THE INVENTION In view of the above problems, it is an object of the present invention to provide a bus control method that improves the usage ratio between memory access and DMA of a processor.

〔問題点を解決するための手段〕[Means for solving problems]

前記目的を達成するため、本発明は第1図原理説明図に
示すように、 バス使用要求に対して入出力装置にバス使用を許可する
とともにプロセッサに停止要求を出力し、起動信号が出
力されたときプロセッサの未使用状態を確認してバスを
使用せしめる第1のバス競合手段(15)と、 入出力装置の使用要求に対してバス使用を許可し、入出
力装置の起動信号が出力されたときプロセッサの未使用
状態を確認してバスを使用せしめる第2のバス競合手段
(16)と、 前記第1および第2のバス競合手段を切替える切替手段
(14)を設けるとともに、該切替手段を切替える比率
を設定する比率設定手段(17)と 庖設け、前記プロセッサと入出力装置とのバス使用比率
に対応した該切替比率を動的に設定して、バス競合制御
を行うものである。
In order to achieve the above object, the present invention, as shown in the principle explanatory diagram of FIG. a first bus contention means (15) that checks the unused state of the processor and allows the bus to be used; a second bus contention means (16) for checking the unused state of the processor and allowing the bus to be used when the processor is in use; and a switching means (14) for switching between the first and second bus contention means; A ratio setting means (17) for setting a switching ratio is provided, and the switching ratio corresponding to the bus usage ratio between the processor and the input/output device is dynamically set to perform bus contention control.

〔作用〕[Effect]

例えば、DMA動作回数を計数するカウンタを設け、プ
ロセッサ停止要求回数を所定の比率に低減せしめて、プ
ロセッサに停止要求を出力する。
For example, a counter is provided to count the number of DMA operations, the number of processor stop requests is reduced to a predetermined ratio, and a stop request is output to the processor.

停止要求を出力するとき第1のバス競合制御が行われ、
出力しないときは第2のバス競合制御が行われるもので
あるから、前記比率で第1と第2の競合制御が切り替わ
って競合制御が行われることになる。
When outputting a stop request, first bus contention control is performed;
Since the second bus competition control is performed when there is no output, the competition control is performed by switching between the first and second competition controls at the above ratio.

上記切替比率はプログラムにより設定され、例えばプロ
セッサのデータ処理に必要なり M Aが発生したとか
、DMAオーバランが発生する場合には、第1のバス競
合制御比率を上昇させ、DMAが予測されない場合は第
2の競合制御の切替比率を上げてプロセッサの使用比率
を高める。
The above switching ratio is set by a program, and for example, when MA occurs due to data processing by the processor, or when a DMA overrun occurs, the first bus contention control ratio is increased, and when DMA is not predicted, the first bus contention control ratio is increased. The switching ratio of the second competition control is increased to increase the usage ratio of the processor.

以上のごとく、プロセッサのバス使用比率とDMAによ
るバス使用比率をグイナミソクに選択するため、プロセ
ッサの性能低下とD M Aオーバランとを防止すると
ともに、処理能力を向上せしめることができる。
As described above, since the bus usage ratio of the processor and the bus usage ratio of the DMA are selectively selected, it is possible to prevent a decrease in the performance of the processor and a DMA overrun, and to improve the processing capacity.

〔実施例〕〔Example〕

本発明の実施例を第2図を参照しつつ説明する。 An embodiment of the present invention will be described with reference to FIG.

第2図(a)は実施例のDMAシ′ステムブロック図、
第2図(b)は動作タイムヂャート図である。
FIG. 2(a) is a DMA system block diagram of the embodiment.
FIG. 2(b) is an operation time chart.

第2図fa)において、 9は前述の第1のバス競合制御を行う共通バス競合部4
と同一機能を存する共通バス競合部であって、チャネル
部5のバス要求信号50に対して、内部バス競合部8の
出力する共通バスアドレス情報51を検証し、共通バス
101が使用されていないときはチャネル部5に共通バ
ス許可信号52を与えるとともに、停止要求信号56を
出力するもの、 8は内部バス競合部で、従来の内部バス競合部3の機能
の他、DMAが終了したときDMA終了信号59〔第2
図(bl −<2) )を出力するもの、10はレジス
タであり、カウンタ12の最大計数値nをプロセッサ1
より格納するもの、11はレジスタであり、比較部13
の比較入力値mをプロセッサ1より格納するもの、12
はカウンタで、レジスター0に設定された数値nをプリ
セソI−して、n進カウンタとして動作するもの、 13はレジスター1に設定された比較人力mに基づいて
、カウンター2の出力aがa>mのとき選択信号54を
“1”に設定する比較器、14は停止要求信号56と選
択信号54との論理積をとるアンド回路、 であり、その他第3図と同一符号は同一対象物を表す。
In FIG. 2fa), reference numeral 9 denotes a common bus contention unit 4 that performs the first bus contention control described above.
A common bus contention unit having the same function as the internal bus contention unit 8 verifies the common bus address information 51 output from the internal bus contention unit 8 with respect to the bus request signal 50 of the channel unit 5, and determines that the common bus 101 is not in use. 8 is an internal bus contention unit which, in addition to the functions of the conventional internal bus contention unit 3, also provides a common bus permission signal 52 to the channel unit 5 and outputs a stop request signal 56. End signal 59 [second
10 is a register which outputs the maximum count value n of the counter 12 to the processor 1.
11 is a register, and a comparison unit 13
12 for storing the comparison input value m from the processor 1;
13 is a counter that precesses the numerical value n set in register 0 and operates as an n-ary counter. a comparator that sets the selection signal 54 to "1" when m is present; 14 is an AND circuit that takes the logical product of the stop request signal 56 and the selection signal 54; and the same reference numerals as in FIG. represent.

上記構成によって、カウンター2はレジスター0の設定
値nに基づきn進カウンタとして動作し、DMA終了信
号59を計数するとともに、その計数値aを比較器13
に出力する。〔第2図(b) −(31〕 比較器13はレジスター1に設定された数値mと、前記
計数出力aとを比較し、 a>m ならば選択信号54を“1”にセントし、共通バス競合
部9より出力される停止信号56を、アンド回路14よ
り出力せしめてプロセッサ停止信号57を出力し〔第2
図(bl −(5) ) 、第1のバス競合制御が行わ
れる。
With the above configuration, the counter 2 operates as an n-ary counter based on the set value n of register 0, counts the DMA end signal 59, and sends the counted value a to the comparator 13.
Output to. [Figure 2(b) - (31] Comparator 13 compares the numerical value m set in register 1 and the counting output a, and if a>m, sets the selection signal 54 to "1", The stop signal 56 output from the common bus contention unit 9 is outputted from the AND circuit 14 to output the processor stop signal 57.
In the figure (bl-(5)), the first bus contention control is performed.

a 5m ならば選択信号54は“0”となり、停止信号56が阻
止されて、第2のバス競合制御が行われる。
If a 5m, the selection signal 54 becomes "0", the stop signal 56 is blocked, and the second bus contention control is performed.

以上の結果、レジスタ10およびレジスタ11にセット
された数値nおよびmにより、n:n−m の比率で、第1と第2のバス競合制御が行われる。
As a result of the above, first and second bus contention control is performed using the numerical values n and m set in register 10 and register 11 at a ratio of n:n-m.

上記nおよびmの値はプロセッサ1によりセントされる
が、例えば、■入出力装置5に入出力命令等で起動する
とき、■DMA動作終了したとき、■タスクを切替えた
とき等、DMAシステムの管理システム(○S)によっ
て所定の値がレジスタ10、レジスタ11に設定する。
The values of n and m mentioned above are sent by the processor 1. For example, when the DMA system Predetermined values are set in registers 10 and 11 by the management system (○S).

以上説明したように、本発明は第1のバス競合側?II
lと第2の競合制御とを切替える手段を設け、その切替
比率をダイナミンクに切替えるものであるから、プロセ
ッサ゛の高速化に伴う、D M Aのオーバランを回避
するとともに、プロセッサの処理能力を向上させること
ができる。
As explained above, the present invention is based on the first bus contention side? II
Since a means for switching between the first contention control and the second contention control is provided, and the switching ratio is dynamically switched, it is possible to avoid DMA overruns that occur as the processor speeds up, and improve the processing capacity of the processor. can be done.

〔発明の効果〕〔Effect of the invention〕

本発明はプロセッサを停止せしめてバス使用権を獲得す
るバス競合制御と、プロセッサのメモリサイクル終了を
待ってバス使用権を獲得するバス競合制御とを切替える
手段を設け、その切替比率をダイナミックに制御するバ
ス制御方式を提供するもので、高性能プロセンナを用い
たDMAシステムにおける処理効率の向上効果は極めて
大である。
The present invention provides means for switching between bus contention control in which the processor is stopped and the right to use the bus is acquired, and bus contention control in which the right to use the bus is acquired after waiting for the end of the processor's memory cycle, and the switching ratio is dynamically controlled. This provides a bus control method that significantly improves processing efficiency in DMA systems using high-performance processors.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の原理説明図、 第2図(alは実施例のDMAシステム・ブロック図、 第2図(b)は動作タイムチャーI・図、第3図(al
は第1のバス競合方式説明図、第3図(blは第1のバ
ス競合方式動作タイムチャ−ト図、 第3図(C)は第2のバス競合方式説明図、第3図fd
lは第2のバス競合方式動作タイムチャート図、 である。図中、 1.1aはプロセッサ、 2はメモリ、3.8は内部バ
ス競合部、 4.7.9は共通バス競合部、 5はチャネル部、    10.11はレジスタ、12
はカウンタ、   13は比較器、14はアンド回路、 15は第1のバス競合手段、 16は第2のバス競合手段、 17は比率設定手段、 である。 第211 (a) プロ壱ツヤ′− 第2の1tj=’dX動作クイム子挿−ト図券3 因(
d)
Figure 1 is a diagram explaining the principle of the present invention, Figure 2 (al is a DMA system block diagram of the embodiment, Figure 2 (b) is an operation time chart I, Figure 3 (al is
is an explanatory diagram of the first bus contention method, FIG.
1 is a time chart of the operation of the second bus contention method. In the figure, 1.1a is a processor, 2 is a memory, 3.8 is an internal bus contention unit, 4.7.9 is a common bus contention unit, 5 is a channel unit, 10.11 is a register, 12
13 is a comparator, 14 is an AND circuit, 15 is a first bus competition means, 16 is a second bus competition means, and 17 is a ratio setting means. 211 (a) Pro 1 glossy'- 2nd 1tj='dX operation Quim child insertion ticket 3 Cause (
d)

Claims (1)

【特許請求の範囲】 バスを共有するプロセッサとメモリとダイレクトメモリ
アクセス機能を有する入出力装置と、バスの使用要求に
対して使用許可を与えられた該入出力装置がバスの起動
信号を出力したときプロセッサのバス未使用状態を確認
してバスを使用せしめるバス競合手段とを備えるダイレ
クトメモリアクセスシステムにおいて、 前記使用要求に対して該入出力装置にバス使用を許可す
るとともに該プロセッサに停止要求を出力し、前記起動
信号が出力されたとき該プロセッサの未使用状態を確認
してバスを使用せしめる第1のバス競合手段(15)と
、 該入出力装置の使用要求に対してバス使用を許可し、該
入出力装置の起動信号が出力されたとき該プロセッサの
未使用状態を確認してバスを使用せしめる第2のバス競
合手段(16)と、 前記第1および第2のバス競合手段を切替える切替手段
(14)を設けるとともに、該切替手段を切替える比率
を設定する比率設定手段(17)と を設け、前記プロセッサと入出力装置とのバス使用比率
に対応した該切替比率を動的に設定して、バス競合制御
を行うことを特徴とするバス制御方式。
[Claims] A processor, a memory, and an input/output device having a direct memory access function that share a bus, and the input/output device that has been granted permission to use the bus in response to a request to use the bus output a bus activation signal. In a direct memory access system, the direct memory access system includes a bus contention means that checks whether a bus is unused by a processor and causes the bus to be used. a first bus contention means (15) for confirming the unused state of the processor and allowing the bus to be used when the activation signal is output; a second bus contention means (16) for confirming the unused state of the processor and causing the bus to be used when a start signal of the input/output device is output; and the first and second bus contention means. A switching means (14) for switching is provided, and a ratio setting means (17) for setting a switching ratio of the switching means is provided, and the switching ratio corresponding to the bus usage ratio between the processor and the input/output device is dynamically set. A bus control method characterized by setting and performing bus contention control.
JP954486A 1986-01-20 1986-01-20 Bus control system Pending JPS62168253A (en)

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