KR100393786B1 - Operation controlling method for hardware state machine - Google Patents
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Abstract
본 발명은 하드웨어 스테이트 머신의 제어 방법에 관한 것으로, 종래의 듀얼 포트 메모리를 이용한 디바이스 공유 방법은 세 개 이상의 디바이스를 액세스할 수 없으며, 또한 다중 디바이스에 대기시간을 주고 그 시간을 분할하여 액세스시간을 할당하는 방법은, 각각의 디바이스에게 줄 수 있는 대기시간에 한계가 있기 때문에, 공유할 수 있는 디바이스의 개수에도 한계가 있으며, 항상 대기시간 만큼의 시간이 지연되어 효율이 떨어지고, 공유메모리나 레지스터의 액세스 가능 여부를 나타내는 상태 레지스터부를 구비하여 각 디바이스에서 액세스하기 전에 이를 확인하는 방법은, 동시에 액세스를 시도할 경우 충돌이 발생할 수 있으며 항상 주기적으로 상태를 확인해야 하므로 다른 일들을 수행할 수 있는 시간이 상대적으로 줄어들게 되어 디바이스의 효율이 저하되는 문제점이 있다. 따라서, 본 발명은 다중 디바이스의 액세스 요구 신호 및 디바이스 인에이블 신호를 인터럽트화 시켜 그 우선순위에 따라 메모리에 액세스할 수 있도록 함으로써, 공유 가능한 디바이스의 개수에 제한이 없고 디바이스 간의 충돌 방지 및 액세스를 위한 지연시간을 최소화시켜 디바이스의 효율을 향상시키는 효과가 있다.The present invention relates to a control method of a hardware state machine. In the conventional device sharing method using a dual port memory, three or more devices cannot be accessed, and also give access to multiple devices and divide the time to divide the access time. Since the allocation method has a limit on the waiting time that can be given to each device, there is a limit on the number of devices that can be shared, and there is always a delay as much as the waiting time, which decreases the efficiency. The method of checking before accessing each device by having a status register indicating whether it is accessible is that a conflict can occur if you try to access it at the same time. Relatively small devices There is a problem that the efficiency of the deterioration. Accordingly, the present invention interrupts the access request signal and the device enable signal of multiple devices so that the memory can be accessed according to their priorities, thereby limiting the number of devices that can be shared and preventing collision and access between devices. There is an effect of improving the efficiency of the device by minimizing the delay time.
Description
본 발명은 하드웨어 스테이트 머신의 제어 방법에 관한 것으로, 특히 다중 디바이스에 의한 공유메모리나 레지스터의 리드/라이트시 데이터의 충돌을 방지함과 아울러 디바이스의 효율을 향상시킬 수 있도록 한 하드웨어 스테이트 머신의 제어 방법에 관한 것이다.The present invention relates to a control method of a hardware state machine, and more particularly, to a method of controlling a hardware state machine to prevent data collisions during read / write of shared memory or registers by multiple devices and to improve device efficiency. It is about.
종래의 경우 여러개의 디바이스(Device #1, Device #2)가 하나의 메모리를 공유하기 위해서는, 도1에 도시된 바와 같이, 듀얼포트(Dual Port) 메모리(10)(두개의 다른 디바이스가 액세스(Read/Write)할 수 있는 메모리)를 사용하였다.In the conventional case, in order for several devices (Device # 1, Device # 2) to share one memory, as shown in FIG. 1, a dual port memory 10 (two different devices access ( Read / write memory).
즉, 듀얼포트 메모리(10)는 구조적으로 각 신호(Device Enable, Read, Write, Address, Data 등)를 입출력할 수 있는 2개씩의 포트를 구비하고 있기 때문에 두 개의 디바이스로 공유가 가능한 것이다.That is, since the dual port memory 10 has two ports for structurally inputting / outputting signals (Device Enable, Read, Write, Address, Data, etc.), the dual port memory 10 can be shared by two devices.
또는, 도2에 도시된 바와 같이, 2개 이상의 디바이스(Device #1∼Device #2 …)를 공유하기 위해서는 다중 디바이스 자체에 DTACK(Data Transfer ACKnowledge)이나 대기시간(Wait Time)을 두고, 시간 분할부(20)에 의해 각 디바이스별로 그 시간을 분할하여 공유 메모리나 레지스터(21)에 액세스하도록 하였다.Alternatively, as shown in FIG. 2, in order to share two or more devices (Device # 1 to Device # 2...), DTACK (Data Transfer ACKnowledge) or Wait Time (Wait Time) is provided to the multiple devices themselves. The installment 20 divides the time for each device to access the shared memory or the register 21.
즉, 메모리를 공유하는 각각의 다중 디바이스들에 DTACK이나 대기시간을 할당하여 각 디바이스들이 항상 일정시간의 대기시간을 갖도록 한다. 다음, 시간 분할부(20)는 이 대기시간을 다중 디바이스들의 개수만큼 분할하여 공유메모리나 레지스터(21)를 액세스하기위한시간으로 할당하게 된다.That is, DTACK or latency is allocated to each of multiple devices sharing a memory so that each device always has a predetermined time. Next, the time divider 20 divides the waiting time by the number of multiple devices and allocates the time for accessing the shared memory or the register 21.
예를 들어, 모토롤라 씨피유(MC68302)의 경우 내부 DTACK(Wait 또는 Delay)으로 씨피유 클럭 7개를 줄수 있다. 따라서, 만약 공유메모리나 레지스터(21)를 액세스하는데, 2개 클럭이 소요된다면 최소 세 개의 디바이스(7클럭/2클럭=3.5)를 공유할 수 있다는 것이다.For example, the Motorola CPI (MC68302) can provide seven CPI clocks with an internal DTACK (Wait or Delay). Thus, if two clocks are required to access shared memory or register 21, at least three devices (7 clocks / 2 clocks = 3.5) can be shared.
또는, 도3에 도시된 바와 같이, 현재 공유 메모리나 레지스터(31)를 액세스하고 있는 디바이스가 있는지 없는지를 나타내기 위한 상태 레지스터부(30)를 두고, 각각의 다중 디바이스들(Device #1∼Device #2 …)이 공유메모리나 레지스터(31)에 액세스하기 위해서는 먼저, 이 상태 레지스터부(30)를 확인하여 액세스 가능 상태일 때 액세스하도록 하였다.Alternatively, as shown in FIG. 3, each of the multiple devices (Device # 1 to Device) is provided with a status register section 30 for indicating whether there is a device currently accessing the shared memory or the register 31. In order to access the shared memory or the register 31, the status register section 30 is first checked to access the shared memory # 2.
즉, 상기 상태 레지스터부(30)는 공유메모리나 레지스터(31)의 액세스 가능여부를 나타내 주는 것으로, 각 다중 디바이스들이 공유메모리나 레지스터(31)에 액세스하기 위해서는 그 상태를 미리 확인하여 액세스 가능한 상태일 때 비로소 액세스할 수 있으며, 어느 한 디바이스가 액세스중일 때 다른 디바이스들이 액세스하지 않도록 액세스 불가능 상태로 전환된다.That is, the status register section 30 indicates whether the shared memory or the register 31 is accessible. In order for each of the multiple devices to access the shared memory or the register 31, the status register unit 30 checks the state in advance and is accessible. Can be accessed, and when one device is being accessed, it is switched to an inaccessible state so that other devices do not have access.
그러나, 종래의 듀얼 포트 메모리를 이용한 디바이스 공유 방법은 세 개 이상의 디바이스를 액세스할 수 없으며, 또한 다중 디바이스에 대기시간을 주고 그 시간을 분할하여 액세스시간을 할당하는 방법은, 각각의 디바이스에게 줄 수 있는 대기시간에 한계가 있기 때문에, 공유할 수 있는 디바이스의 개수에도 한계가 있으며, 항상 대기시간 만큼의 시간이 지연되어 효율이 떨어지는 문제점이 있다.However, the conventional method of sharing a device using dual port memory cannot access three or more devices, and a method of giving a wait time to multiple devices and dividing the time and allocating the access time can be given to each device. Since there is a limit in the waiting time, there is a limit in the number of devices that can be shared, and there is a problem in that the efficiency is inferior as the time is always delayed.
또한, 공유메모리나 레지스터의 액세스 가능 여부를 나타내는 상태 레지스터부를 구비하여 각 디바이스에서 액세스하기 전에 이를 확인하는 방법은 우연히 각 디바이스가 동시에 액세스 가능상태를 확인하고서 동시에 액세스를 시도할 경우 충돌이 발생할 수 있으며 항상 주기적으로 상태를 확인해야 하므로 다른 일들을 수행할 수 있는 시간이 상대적으로 줄어들게 되어 디바이스의 효율이 저하되는 문제점이 있다.In addition, there is a status register that indicates whether the shared memory or the register is accessible, and the method of checking before accessing each device may cause a collision if each device simultaneously checks the access status and attempts to access at the same time. Since the state must be checked periodically at all times, the time to perform other tasks is relatively reduced, which causes a problem of deteriorating the efficiency of the device.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 다중 디바이스의 액세스 요구 신호 및 디바이스 인에이블 신호를 인터럽트화 시켜 그 우선순위에 따라 메모리에 액세스할 수 있도록 함으로써, 공유 가능한 디바이스의 개수에 제한이 없고 디바이스 간의 충돌 방지 및 액세스를 위한 지연시간을 최소화시킬 수 있도록 하는 하드웨어 스테이트 머신의 제어 방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and is capable of interrupting the access request signal and the device enable signal of multiple devices so that the memory can be accessed according to their priorities, thereby sharing the devices. It is an object of the present invention to provide a control method of a hardware state machine that can limit the number of devices and minimize the delay time for collision prevention and access between devices.
도 1은 종래 듀얼포트 메모리를 이용한 메모리 공유 방법을 설명하기 위한 예시도.1 is an exemplary view for explaining a memory sharing method using a conventional dual-port memory.
도 2는 종래 다중 디바이스의 대기시간 분할에 의한 메모리 공유 방법을 설명하기 위한 예시도.Figure 2 is an exemplary view for explaining a memory sharing method by the time division of the conventional multiple devices.
도 3은 종래 메모리 상태를 감시하는 레지스터부를 구비한 메모리 공유 시스템에서의 메모리 공유 방법을 설명하기 위한 예시도.3 is an exemplary diagram for describing a memory sharing method in a memory sharing system having a register unit for monitoring a conventional memory state.
도 4는 본 발명에 의한 하드웨어 스테이트 머신을 구비하여 구성한 메모리 공유 시스템의 구성을 보인 예시도.4 is an exemplary diagram showing a configuration of a memory sharing system including a hardware state machine according to the present invention.
도 5는 본 발명에 의한 하드웨어 스테이트 머신의 동작 순서를 보인 순서도.5 is a flowchart showing an operation procedure of the hardware state machine according to the present invention.
이와 같은 목적을 달성하기 위한 본 발명은, 다중 디바이스에서 발생한 인터럽트를 입력 받는 제1단계와; 상기 각 디바이스에서 발생된 인터럽트를 비교하여 그 우선 순위가 가장 높은 디바이스부터 낮은 디바이스 순으로 우선순위 레벨을 비교하는 제2단계와; 상기 단계에서 인터럽트의 우선순위가 판단되면, 그 우선 순위에 따라 가장 우선 순위가 높은 디바이스들로부터 공유메모리나 레지스터를 액세스할 순번을 결정하는 제3단계와; 상기 결정된 액세스 순번에 의해 해당 디바이스의인터럽트 및 펜딩(pending) 상태를 해제하여 액세스 가능하도록 하는 제4단계와; 다음 상기 디바이스의 액세스가 완료되면 순차로 액세스 요구한 모든 디바이스의 액세스 수행이 완료될 때 까지 상기 과정을 반복하는 제5단계로 이루어진 것을 특징으로 한다.The present invention for achieving the above object comprises a first step of receiving an interrupt generated in multiple devices; Comparing the interrupts generated by the devices and comparing the priority levels from the highest device to the lowest device; Determining the order of access to the shared memory or register from the devices having the highest priority according to the priority, when the priority of the interrupt is determined in the step; A fourth step of releasing interrupt and pending states of the corresponding device by the determined access sequence number to enable access; Next, when the access of the device is completed, a fifth step of repeating the above process until the access is performed to all the access request device in sequence.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.
도4는 본 발명에 의한 하드웨어 스테이트 머신을 적용하여 구성한 공유 메모리 시스템을 보인 예시도로서, 이에 도시한 바와 같이 메모리의 공유를 위한 다수개의 디바이스(Device #1∼Device #3 …)와; 상기 각 디바이스(Device #1∼Device #3 …)를 하드웨어 스테이트 머신에 접속시켜 각종 신호가 입출력 될 수 있도록 하는 인터페이스부(101∼103 …)와; 상기 각 디바이스(Device #1∼Device #3 …)를 접속 우선순위에 따라 메모리에 액세스할 수 있도록 제어하는 하드웨어 스테이트 머신(200)과; 상기 하드웨어 스테이트 머신(200)과 공유 메모리(400)를 인터페이스하기 위한 메모리 인터페이스부(300)와; 공유 메모리 또는 레지스터(400)로 구성한다.FIG. 4 is an exemplary view showing a shared memory system configured by applying a hardware state machine according to the present invention. As shown in FIG. 4, a plurality of devices (Device # 1 to Device # 3... Interface units 101 to 103, which connect the devices (Device # 1 to Device # 3, ...) to a hardware state machine so that various signals can be input and output; A hardware state machine (200) for controlling each of the devices (Device # 1 to Device # 3 ...) to access a memory in accordance with a connection priority; A memory interface unit 300 for interfacing the hardware state machine 200 with the shared memory 400; It consists of shared memory or register 400.
이하, 상기와 같이 구성된 시스템에서 메모리에 액세스하기 위한 과정을 설명하면 다음과 같다.Hereinafter, a process for accessing a memory in the system configured as described above will be described.
일단, 각 디바이스(Device #1∼Device #3 …)들이 공유메모리 또는 레지스터(400)에 액세스하기 위해 메모리 인에이블 신호 및 데이터의 리드, 라이트 신호를 발생하면, 각 디바이스들은 핸드-쉐이크 신호(DTACK 이나 Wait신호)를 받기전까지 상기 신호들을 계속 유지하고 있는 펜딩(Pending) 상태가 된다.Once each device (Device # 1 to Device # 3…) generates a memory enable signal and a read and write signal for data to access the shared memory or register 400, each device generates a handshake signal DTACK. Or a Wait signal) until the signal is held in a pending state.
다음, 인터페이스부(101∼103 …)는 각 디바이스에서 출력하는 메모리 인에이블 신호를 감지하면 하드웨어 스테이트 머신(200)으로 인터럽트를 발생시킨다.Next, when the interface units 101 to 103 detect the memory enable signal output from each device, the interface unit 101 to 103 generates an interrupt to the hardware state machine 200.
이때, 메모리 인에이블 신호란, 각 디바이스들이 공유메모리나 레지스터를 리드/라이트하기 위해 이 공유메모리나 레지스터를 인에이블시키기 위한 신호이다.In this case, the memory enable signal is a signal for enabling the shared memory or the register for each device to read / write the shared memory or the register.
이에 따라, 하드웨어 스테이트 머신(200)은 상기 인터럽트가 발생된 순서에 따라 인터럽트 ACK(ACKnowledge)신호를 출력하여, 인터럽트를 해제하고 공유 메모리(400)에 액세스할 수 있도록 한다.Accordingly, the hardware state machine 200 outputs an interrupt ACK (ACKnowledge) signal according to the order in which the interrupts are generated, thereby releasing the interrupt and accessing the shared memory 400 .
즉, 상기 도4에서 각 인터페이스부(101~103)와 하드웨어 스테이트 머신(200)사이에 주고받는 핸드 쉐이크 신호에는 각 디바이스의 인터럽트 해제를 위한 ACK 신호와 또한, 각 디바이스들이 펜딩 상태를 유지하도록 하는 DTACK신호 또는 대기(Wait)신호 등이 포함된다.That is, the handshake signal exchanged between the interface units 101 to 103 and the hardware state machine 200 in FIG. DTACK signal or Wait signal is included.
또한, 상기 각 디바이스에서 동시에 메모리 인에이블 신호를 출력하여 인터럽트 신호를 발생했을 경우, 하드웨어 스테이트 머신(200)은 기 설정되어 있는 디바이스 우선순위에 따라 우선순위가 높은 순부터 공유 메모리 또는 레지스터(400)에 액세스할 수 있도록 한다.In addition, when each device simultaneously outputs a memory enable signal and generates an interrupt signal, the hardware state machine 200 performs a shared memory or register 400 in order of high priority according to a preset device priority. Make it accessible.
그럼, 본 발명에 의한 하드웨어 스테이트 머신의 동작 순서를 도5의 흐름도를 참조하여 설명한다.The operation procedure of the hardware state machine according to the present invention will now be described with reference to the flowchart of FIG.
일단, 하드웨어 스테이트 머신은 '아이들(Idle) 상태' 즉, 초기상태(예를 들어, 리셋상태)에서 인터럽트가 입력되기를 기다린다(S11).First, the hardware state machine waits for an interrupt to be input in an 'Idle state', that is, an initial state (eg, a reset state) (S11).
다음, 각 디바이스에서 공유 메모리에 액세스하기 위해 발생하는 메모리 인에이블 신호에 의해 각 디바이스에서 발생한 인터럽트를 감지하게 된다(S12).Next, an interrupt generated in each device is detected by a memory enable signal generated to access shared memory in each device (S12).
다음, 각 디바이스에서 발생된 인터럽트 레벨을 서로 비교하여 그 우선 순위가 가장 높은 디바이스들의 인터럽트부터 우선 순위가 가장 낮은 디바이스들을 판단하는 인터럽트 레벨비교 및 우선순위 판단 상태가 된다(S13).Next, an interrupt level comparison and priority determination state of comparing the interrupt levels generated from each device to each other and determining the lowest priority devices from the interrupts of the highest priority devices is performed (S13).
다음, 상기에서 각 인터럽트의 우선순위가 판단되면, 그 우선 순위에 따라 가장 우선 순위가 높은 디바이스들로부터 가장 낮은 디바이스들을 나열하여, 공유메모리나 레지스터를 액세스할 순번을 결정한다(S14).Next, when the priority of each interrupt is determined, the lowest devices are listed from the highest priority devices according to the priority, and the order of accessing the shared memory or the register is determined (S14).
다음, 상기와 같이 우선순위에 따라 순번이 정해지면 가장 높은 순번의 디바이스에 인터럽트 ACK 신호를 출력하여 인터럽트 및 펜딩 상태를 해제하고, 그 디바이스에서 출력하는 메모리 인에이블 신호 및 어드레스, 데이터 신호를 공유 메모리 또는 레지스터(400)에 인가되도록 하여 액세스 가능하도록 한다(S15).Next, when the order is determined according to the priority as described above, the interrupt ACK signal is output to the highest order device to release the interrupt and pending state, and the memory enable signal, address, and data signal output from the device are shared memory. Or, it is applied to the register 400 to be accessible (S15).
다음, 상기와 같이 인터럽트가 해제되어 공유 메모리나 레지스터에 액세스되면 리드/라이트를 수행하게 된다.Next, when the interrupt is released and the shared memory or the register is accessed, read / write is performed.
다음, 상기 디바이스의 액세스 과정이 끝나면 다음 순번에 해당하는 디바이스에 대해 리드/라이트를 반복 수행하게 된다. 즉, 하나의 디바이스에 대한 액세스가 수행되고 나서 그 다음의 디바이스에 대한 액세스가 수행되는 것이다(S16).Next, when the access process of the device is completed, the read / write is repeatedly performed for the device corresponding to the next order. That is, after access to one device is performed, access to the next device is performed (S16).
상기와 같이, 최종 순번의 디바이스에 대한 액세스가 끝나고 나면 하드웨어 스테이트 머신은 다시 '아이들 상태'로 돌아가게 된다.As above, after the last access to the device is finished, the hardware state machine returns to the 'idle state'.
따라서, 각 디바이스들은 동시에 메모리에 액세스를 시도할 경우에도 상호간의 충돌을 피할 수 있게 된다.Therefore, even if each device attempts to access the memory at the same time, it is possible to avoid mutual collisions.
예를 들어, 디바이스 #1과 디바이스 #2가 동시에 메모리 액세스를 하려고 할 때, 디바이스 #1의 우선순위가 "1"이고 디바이스 #2가 "2"로 정해져 있으면, 하드웨어 스테이트 머신은 두 디바이스의 인터럽트 우선순위를 비교하여 우선순위가 높은 디바이스 #1의 인터럽트 및 펜딩을 해제시킴과 동시에 어드레스 및 데이터 리드/라이트 신호를 공유메모리나 레지스터에 연결시켜 준다.For example, when device # 1 and device # 2 try to access memory at the same time, if device # 1 has priority "1" and device # 2 is set to "2", the hardware state machine will interrupt both devices. By comparing the priorities, the interrupt and pending of high priority device # 1 is released, and the address and data read / write signals are connected to shared memory or registers.
다음, 디바이스 #2는 계속해서 펜딩 상태를 유지하고 있다가 상기 디바이스 #1의 액세스가 완료된 후 액세스하도록 하는 것이다.Next, the device # 2 continues to be held in a pending state, and then accesses the device # 1 after the access of the device # 1 is completed.
이상으로 메모리 인에이블 신호를 출력한 모든 디바이스들의 메모리 액세스가 완료되면 하드웨어 스테이트 머신은 다시 '아이들 상태'로 가서 대기상태가 된다.The hardware state machine goes back to the 'idle state' when the memory access of all devices that output the memory enable signal is completed.
이상에서 설명한 바와 같이 본 발명 하드웨어 스테이트 머신의 제어 방법은 다중 디바이스에 의한 공유메모리나 레지스터의 리드/라이트시 충돌을 방지할 수 있는 효과가 있다.As described above, the control method of the hardware state machine of the present invention has an effect of preventing a collision during read / write of a shared memory or a register by multiple devices.
또한, 본 발명은 메모리 액세스를 위해 다른 디바이스들이 공유 메모리 액세스 상태인지 아닌지를 주기적으로 확인할 필요가 없게되어 각 디바이스들의 효율이 높아지는 효과가 있다.In addition, the present invention does not need to periodically check whether or not other devices are in a shared memory access state for memory access, thereby increasing the efficiency of each device.
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| KR20020056424A (en) | 2002-07-10 |
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