JPS62166531A - エピタキシアルウエ−ハの製造方法 - Google Patents
エピタキシアルウエ−ハの製造方法Info
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- JPS62166531A JPS62166531A JP1042286A JP1042286A JPS62166531A JP S62166531 A JPS62166531 A JP S62166531A JP 1042286 A JP1042286 A JP 1042286A JP 1042286 A JP1042286 A JP 1042286A JP S62166531 A JPS62166531 A JP S62166531A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリコン集積回路素子製造のためのエピタキシ
ャルウェーハの製造方法に関し、特に、基板部分に酸素
析出を利用したイントリンシックゲッタリング欠陥を形
成するための製造方法に関する。
ャルウェーハの製造方法に関し、特に、基板部分に酸素
析出を利用したイントリンシックゲッタリング欠陥を形
成するための製造方法に関する。
従来、この種のエピタキシャルウェーハハ、エピタキシ
ャル成長さす高濃度ボロン添加のP型基板として比抵抗
が0.01〜0.02Ω・儂のチョクラルスキー基板が
使用されてきた。またN型基板としては比抵抗が100
・α前後の高抵抗基板または比抵抗が0.01〜0.0
20・αの高濃度基板が用いられてきた。
ャル成長さす高濃度ボロン添加のP型基板として比抵抗
が0.01〜0.02Ω・儂のチョクラルスキー基板が
使用されてきた。またN型基板としては比抵抗が100
・α前後の高抵抗基板または比抵抗が0.01〜0.0
20・αの高濃度基板が用いられてきた。
上述した従来の高濃度ボロン添加のP型基板(比抵抗ρ
=0.01〜002Ω・crIL)を利用したエピタキ
シャルウェーハは、α線ソフトエラー、あるいは0MO
8のラッテアップ防止に有効であるが、特定のデバイス
に対しては、さらに高濃度のボロン童が要求される。チ
ョクラルスキー法によって単結晶を製造しうるボロン添
加の上限は比抵抗として約0.0010・αであるが、
この近辺の比抵抗の基板は比抵抗が0.01Ω・傭の基
板に比べ、極めて改素析出を生じに<<、従って、この
現象を利用したいわゆるイントリンシックゲッタリング
が生じにくいという欠点がある。エピタキシャルウェー
ハにおいては、イントリンシックゲッタリングは極めて
効果的なゲッタリングであるので、これが生じKくいと
いう欠点は、不都合な面が多い。
=0.01〜002Ω・crIL)を利用したエピタキ
シャルウェーハは、α線ソフトエラー、あるいは0MO
8のラッテアップ防止に有効であるが、特定のデバイス
に対しては、さらに高濃度のボロン童が要求される。チ
ョクラルスキー法によって単結晶を製造しうるボロン添
加の上限は比抵抗として約0.0010・αであるが、
この近辺の比抵抗の基板は比抵抗が0.01Ω・傭の基
板に比べ、極めて改素析出を生じに<<、従って、この
現象を利用したいわゆるイントリンシックゲッタリング
が生じにくいという欠点がある。エピタキシャルウェー
ハにおいては、イントリンシックゲッタリングは極めて
効果的なゲッタリングであるので、これが生じKくいと
いう欠点は、不都合な面が多い。
本発明のエピタキシャルウェーハの比抵抗が0.001
〜0.005Ω・αのシリコン単結晶基板に好ましくは
非酸化性雰囲気中で1100℃以上で10分以上の熱処
理を施した後、エピタキシャル成長を行なう事を特徴と
する。
〜0.005Ω・αのシリコン単結晶基板に好ましくは
非酸化性雰囲気中で1100℃以上で10分以上の熱処
理を施した後、エピタキシャル成長を行なう事を特徴と
する。
この非酸化性雰囲気中での1100℃以上の熱処理はシ
リコン単結晶基板に空格子点を作シ該基板中に酸素の析
出核を形成し、イントリンシックゲッタリングを可能に
するものである。このイントリンシックゲッタリングは
、エピタキシャル成長の前後いずれに行なっても良い。
リコン単結晶基板に空格子点を作シ該基板中に酸素の析
出核を形成し、イントリンシックゲッタリングを可能に
するものである。このイントリンシックゲッタリングは
、エピタキシャル成長の前後いずれに行なっても良い。
近年発展しているMBE等の種々の低温エピタキシャル
成長法を利用する場合は、このエピタキシャル成長前の
酸素析出を行なう事が必要である。
成長法を利用する場合は、このエピタキシャル成長前の
酸素析出を行なう事が必要である。
イントリンシックゲッタリングはゲッタリングサイトが
デバイス領域に近いため、これらの低温プロセスに対し
ても有効でオシ、裏面ゲッタリング等よシ効果が大きい
。熱処理雰囲気は、基板酸素濃度が高い場合には酸化性
でもかまわないが、酸素濃度が低い場合には非酸化性で
ある事が必要である。
デバイス領域に近いため、これらの低温プロセスに対し
ても有効でオシ、裏面ゲッタリング等よシ効果が大きい
。熱処理雰囲気は、基板酸素濃度が高い場合には酸化性
でもかまわないが、酸素濃度が低い場合には非酸化性で
ある事が必要である。
次に本発明について図面゛を参照して説明する。
第1図に本発明の一実施例の製造プロセスを示す。酸素
濃度が1.5xlO”cIL−”付近になるように引上
げられたPfiシリコン単結晶基板(比抵抗ρ=0.0
02Ω・crIL)に対し、1150℃で2時間の窒素
(N z )雰囲気中のアニールを行なった後、低温か
らの保熱と、1000℃で4時間の7ニールを行うと、
欠陥密度が10’の一2程度の内部欠陥が発生した。こ
の単結晶基板上にジクロロシランを主原料とする厚さ5
μmのエピタキシャル層を形成し、エピタキシャルウェ
ーハを作製した。1150℃で2時間の窒素雰囲気中の
アニールを行なわなかった場合は、内部欠陥を11とん
ど形成する事はできなかった。本発明の内部欠陥を有す
る基板と内部欠陥の無い基板を使用したエピタキシャル
ウェーハとを比較すると、内部欠陥を有する基板を使用
した方が、イントリンシックゲッタリングの効果によシ
内部欠陥の無い基板を使用したものに比べ2.6倍以上
の素子歩留が得られた。
濃度が1.5xlO”cIL−”付近になるように引上
げられたPfiシリコン単結晶基板(比抵抗ρ=0.0
02Ω・crIL)に対し、1150℃で2時間の窒素
(N z )雰囲気中のアニールを行なった後、低温か
らの保熱と、1000℃で4時間の7ニールを行うと、
欠陥密度が10’の一2程度の内部欠陥が発生した。こ
の単結晶基板上にジクロロシランを主原料とする厚さ5
μmのエピタキシャル層を形成し、エピタキシャルウェ
ーハを作製した。1150℃で2時間の窒素雰囲気中の
アニールを行なわなかった場合は、内部欠陥を11とん
ど形成する事はできなかった。本発明の内部欠陥を有す
る基板と内部欠陥の無い基板を使用したエピタキシャル
ウェーハとを比較すると、内部欠陥を有する基板を使用
した方が、イントリンシックゲッタリングの効果によシ
内部欠陥の無い基板を使用したものに比べ2.6倍以上
の素子歩留が得られた。
以上説明したように本発明は低比抵抗のP型シリコン単
結晶基板に対し、1100℃以上で非酸化性雰囲気中で
アニールする事により、基板に内部欠陥を形成し、イン
トリンシックゲッタリングを有効に施す事を可能にでき
る効果がある。
結晶基板に対し、1100℃以上で非酸化性雰囲気中で
アニールする事により、基板に内部欠陥を形成し、イン
トリンシックゲッタリングを有効に施す事を可能にでき
る効果がある。
第1図は、本発明の製造方法の一実施例を示すフローチ
ャートである。
ャートである。
Claims (2)
- (1)ボロン添加した比抵抗が0.001〜0.005
Ω・cmのシリコン単結晶基板に1100℃以上で10
分以上の熱処理を施した後、エピタキシャル成長を行な
う事を特徴とするエピタキシャルウェーハの製造方法。 - (2)前記熱処理の雰囲気が非酸化性である事を特徴と
する特許請求の範囲第(1)項記載のエピタキシャルウ
ェーハの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1042286A JPS62166531A (ja) | 1986-01-20 | 1986-01-20 | エピタキシアルウエ−ハの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1042286A JPS62166531A (ja) | 1986-01-20 | 1986-01-20 | エピタキシアルウエ−ハの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62166531A true JPS62166531A (ja) | 1987-07-23 |
Family
ID=11749712
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1042286A Pending JPS62166531A (ja) | 1986-01-20 | 1986-01-20 | エピタキシアルウエ−ハの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62166531A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1035236A1 (en) * | 1998-08-31 | 2000-09-13 | Shin-Etsu Handotai Co., Ltd | Silicon single crystal wafer, epitaxial silicon wafer, and method for producing them |
-
1986
- 1986-01-20 JP JP1042286A patent/JPS62166531A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1035236A1 (en) * | 1998-08-31 | 2000-09-13 | Shin-Etsu Handotai Co., Ltd | Silicon single crystal wafer, epitaxial silicon wafer, and method for producing them |
EP1035236A4 (en) * | 1998-08-31 | 2007-01-10 | Shinetsu Handotai Kk | MONOCRYSTALLINE SILICON PLATE, EPITAXIC SILICON PLATE, AND PROCESS FOR PRODUCING SAME |
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