JPS62166462A - インタ−フエイス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 この発明は、プリンタや各種のコンピュータ周辺機器等
で使用するのに好適なインターフェイス装置に係り、特
に、フリップフロップ回路へのリセット信号の出力時間
中は、ビジー信号を持続させることによって、その間に
生じる可能性がある外部装置からの入力データの脱落を
確実に防止し、信頼性を向上させたインターフェイス装
置に関する。

従】１月１ 一般に、プリンタや各種のコンピュータ周辺機器等は、
ホストコンピュータ等の外部装置に接続されており、必
要とするデータは、その都度、外部装置から与えられる
ように構成されている。

この場合に、プリンタや各種のコンピュータ周辺機器等
と、データを与える外部装置との間に、インターフェイ
ス装置が用いられている。

第４図は、従来のインターフェイス装置について、その
要部構成の一例を示す機能ブロック図である。図面にお
いて、１は制御回路ブロック、２はラッチ回路、３はフ
リップフロップＣＦ／Ｆ）回路、４はナントゲート回路
を示し、Ｄａｔａは入力データ、５ＴＲＯＢＢはストロ
ーブ信号、ＢＵＳ’／はビジー信号、ＲＥＳＥＴはリセ
ット信号、ＥＲＲＯＲはエラー信号を示す。

この第４図に示すように、従来のインターフェイス装置
は、制御回路ブロック１と、ラッチ回路２と、Ｆ／Ｆ回
路３と、ナントゲート回路４とによって構成される。

制御回路ブロック１は、マイクロＣＰＵ、プログラム用
その他のＲＯＭ、データ用のＲＡＭ等から構成されてお
り、インターフェイス装置の各部を制御する機能を有し
ている。

ラッチ回路２は、入力されるデータを一時保持する回路
で、図示されないホストコンピュータ等の外部装置から
、例えば８本のラインによって、パラレルにデータＤａ
ｔａが入力される。

Ｆ／Ｆ回路３は、ストローブ信号５ＴＲＯＢＨによって
セットされ、制御回路ブロック１からのリセット信号Ｒ
ＥＳＥＴによって、セット状態が解除される。

ナントゲート回路４は、ビジー信号を出力する回路で、
Ｆ／Ｆ回路３がセット状態の期間中、Ｆ／Ｆ回路３への
ストローブ信号５ＴＲＯＢＨの入力を禁止するためのビ
ジー信号ＢＵＳＹを出力する。そのために、一方の入力
側には、Ｆ／Ｆ回路３の出力ζが与えられている。

なお、ナントゲート回路４の他方の入力に与えられるエ
ラー信号ＥＲＲＯＲは、プリンタの場合に、例えば、リ
ボンエンドとか、カバーオープン等によって、印字動作
が中止されたことを知らせる信号である。この場合にも
、ナントゲート回路４は、次のストローブ信号５ＴＲＯ
ＢＨの入力を禁止するために、ビジー信号ＢＵＳＹを出
力する。

第５図は、第４図のインターフェイス装置の動作を説明
するためのタイムチャートである。図面の各信号波形に
付けられた符号は、第４図の符号位置に対応している。

第４図のインターフェイス装置で、ストローブ信号５Ｔ
ＲＯＢＨの受信によってＦ／Ｆ回路３がセットされると
、この第５図に示すように、その出力ζは、ＩＩＨ”レ
ベルからｔｔ　Ｌ　ｎレベルに変化する。

したがって、このＦ／Ｆ回路３の出力◇が入力されるナ
ントゲート回路４の出力も、ＩＩ　Ｌ　Ｉ＋レベルから
“Ｈ”レベルに変化される。このナントゲート回路４は
、ストローブ信号５ＴＲＯＢＨの入力を禁止するための
ビジー信号ＢＵＳＹを発生する出力回路であるから、ビ
ジー信号ＢＵＳＹが、′Ｈ″レベルで出力されることに
なる。

制御回路ブロック１は、ラッチ回路２からのデータ取込
み処理を終了すると、Ｆ／Ｆ回路３に対して、そのセッ
ト状態を解除するために、リセット信号ＲＥＳＥＴを出
力する。

その結果、Ｆ／Ｆ回路３の出力◇はＩＩ　Ｈ′ルベルか
らｔａＬ”レベルに反転し、この出力互が入力されるナ
ントゲート回路４の出力、すなわち、ビジー信号ＢＵＳ
Ｙも、□“Ｈ”レベルから“Ｌ″レベル変化される。こ
のビジー信号ＢＵＳＹが、ＪＩＬ”レベルのときは、ノ
ット・ビジー（ＮＯＴ　ＢＵＳＹ）の状態、換言すれば
、レディ（ＲＥＡＤＹ）状態である。

ところが、このリセット信号ＲＥＳＥＴの出力時間中は
、Ｆ／Ｆ回路３のセット解除の処理が行われている期間
である。

そのため、例えば、第５図の５ＴＲＯＢＨの波形上で、
ｘ印が付けられている次のストローブ信号５ＴＲＯＢＥ
が入力されても、このストローブ信号５ＴＲＯＢＨによ
って、Ｆ／Ｆ回路３がセットされない、という事態が生
じる。

このように、従来のインターフェイス装置では。

制御回路ブロック１から出力されるリセット信号ＲＥＳ
ＥＴは、単に、Ｆ／Ｆ回路３のセット状態を解除する機
能しか有していない。

したがって、このリセット信号ＲＥＳＥＴの出力期間中
に、次のストローブ信号５ＴＲＯＢＢが入力されたとき
は、Ｆ／Ｆ回路３がセットされず、入力データＤａｔａ
が脱落する可能性を生じる、という不都合があった。

このような不都合は、制御信号ラインとして、第４図の
回路のように、単に、ビジー信号ＢＵＳＹだけでなく、
レディ信号ＲＥＡＤ”／も使用しているインターフェイ
ス装置についても、同様である。

次の第６図は、従来のインターフェイス装置について、
その要部構成の他の一例を示す機能ブロック図である。

図面における符号は第４図と同様であり、また、５はア
ンドゲート回路、ＲＥＡＤＹはレディ信号を示す。

この第６図のインターフェイス装置も、基本的な構成は
、先の第４図の回路と同様であるが、データの入力を許
可するレディ信号用の制御信号ラインが設けられており
、制御回路ブロック１から、レディ信号ＲＥＡＤ’／が
出力されるように構成されている点で、先の第４図の回
路と相違している。

このように、データの入力を許可するレディ信号用の制
御信号ラインが設けられ、かつ、ビジー信号ＢＵＳＹを
出力するナントゲート回路４の前段に、レディ信号ＲＥ
ＡＤＹと、Ｆ／Ｆ回路３の出力とが入力される論理制御
回路として、アンドゲート回路５を設けている点だけが
、先の第４図の回路と異なっている。

第７図は、第６図のインターフェイス装置の動作を説明
するためのタイムチャートである。図面の各信号波形に
付けられた符号は、第６図の符号位置に対応している。

第６図のインターフェイス装置の場合には、制御回路ブ
ロック１が、レディ信号ＲＥＡＤ’ｌｌの制御信号ライ
ンを有している。

しかし、このレディ信号ＲＢＡＤＶは、オフライン時に
、データの入力を禁止するために使用されるもので、通
常状態では、データの入力時には使用されない。

すなわち、第７図のＲＥＡＤＹ↓；示すように１通常状
態では、常にｇｔＨ”レベルで出力されるので、このレ
ディ信号ＲＥＡＤＹによって、アンドゲート回路５のゲ
ートが閉じられることはない。

このレディ信号ＲＥＡＤ’／が、′″Ｌ″Ｌ″レベルさ
れるのは、オフライン時であり、このＩｔ　Ｌ　３ルベ
ルの出力によって、データの入力が禁止される。具体的
にいえば、第６図の回路で、ナントゲート回路４から出
力されるビジー信号ＢＵＳＹが、１１　Ｌ　＃＋レベル
からＩＩＨ”レベルに反転されて、ビジー状態であるこ
とを知らせるようシこ使用される。

したがって、この第６図のインターフェイス装置の動作
も、基本的には、先の第４図の場合と同８一 様で、Ｆ／Ｆ回路３のリセット信号ＲＥＳＥＴの出力時
間中に、次のストローブ信号５ＴＲＯＢＥが与えられて
も、Ｆ／Ｆ回路３はセットされない。

このように、第６図のインターフェイス装置の場合にも
、リセット信号ＲＥＳＥＴは、単に、Ｆ／Ｆ回路３をリ
セットする機能しか有しておらず、先の第４図の回路と
同様に、入力データＤａｔａの脱落を防止することはで
きない、という不都合があった。

１−蝮 そこで、この発明のインターフェイス装置では、従来の
インターフェイス装置において生じる、リセット信号の
出力時間中は、ビジー信号がノットビジー、すなわち、
レディ状態となることによって、入力データが脱落する
可能性を生じるという不都合を解決し、リセット信号の
時間幅だけ、ビジー信号の出力時間を延長させることに
よって、リセット信号の出力時間中に発生する入力デー
タの脱落を確実に防止し、信頼性を向上させることを目
的とする。

碧−−コえ そのために、この発明のインターフェイス装置にあって
は、入力データを一時保持するラッチ回路と、ストロー
ブ信号によってセットされ、リセット信号によってセッ
ト状態が解除されるフリップフロップ回路、該フリップ
フロップ回路の出力によってストローブ信号の入力を禁
止するためのビジー信号を発生するビジー信号出力回路
とを具備する、従来のインターフェイス装置において、
前記ビジー信号出力回路から出力されるビジー信号の出
力時間を、前記リセット信号の時間幅だけ延長させるビ
ジー信号制御手段を設けるようにしている。

次に、この発明のインターフェイス装置について、図面
を参照しながら、その実施例を詳細に説明する。

第１図は、この発明のインターフェイス装置について、
その要部構成の一実施例を示す機能ブロック図である。

図面における符号は、先の第４図と同様であり、また、
６はアンドゲート回路を示す。

この第１図の実施例では、ビジー信号制御手段は、アン
ドゲート回路６であり、Ｆ／Ｆ回路３からの出力６と、
リセット信号ＲＥＳＥＴとが入力されるように接続され
ている。

その他の構成は、基本的には、先の第４図に示した従来
のインターフェイス装置と同様である。

次の第２図は、第１図に示したこの発明のインターフェ
イス装置の動作を説明するためのタイムチャートである
。図面の各信号波形に付けられた符号は、第１図の符号
位置に対応している。

この第２図のＢＵＳＹとＲＥＳＥＴに示されているよう
に、この発明の第１の実施例では、リセット信号ＲＥＳ
ＥＴの出力期間中、ビジー信号ＢＵＳＹは、引続きＩＩ
　Ｈｚｔレベルで出力される。

したがって、従来の第４図のインターフェイス装置の動
作を示す、第５図のタイムチャートのように、リセット
信号ＲＥＳＥＴの出力期間中に、Ｆ／Ｆ回路３へ、次の
ストローブ信号５ＴＲＯＢＥが入力されることが、確実
に防止され、入力データＤａｔａの脱落が発生するおそ
れはない。

このように、この発明のインターフェイス装置では、第
１の実施例の場合、Ｆ／Ｆ回路３がらの出力こと、リセ
ット信号ＲＩＥＳＥＴとが入力されるアンドゲート回路
６を設けることにより、ビジー信号を出力するナントゲ
ート回路４からのビジー信号ＢＵＳＹの出力時間を、リ
セット信号ＲＥＳＥＴの時間幅だけ延長させるようにし
ている。

次に、この発明のインターフェイス装置の他の実施例に
ついて説明する。

この第２の実施例で使用されるインターフェイス装置は
、先の第６図において、従来のインターフェイス装置と
して説明した機能ブロック図の回路と、ハード的には、
同じ構成である。

先の第１の実施例の回路に比較すると、データの入力を
許可するレディ信号用の制御信号ラインが設けられ、か
つ、ビジー信号出方回路であるナントゲート回路４の前
段に、レディ信号ＲＥＡＤＹと、Ｆ／Ｆ回路３の出力と
が入力される論理制御回路として、アンドゲート回路６
が設けられている点が、異なっているだけである。

この第６図に示したような構成のインターフェイス装置
の場合、この発明のインターフェイス装置では、レディ
信号ＲＥＡＤＹを発生する制御回路ブロック１内に、リ
セット信号ＲＥＳＥＴと同じ時間幅の信号を、同タイミ
ングで発生する手段を設けるだけで、ビジー信号制御手
段が構成され、発生されたリセット信号ＲＥＳＥＴと同
じ時間幅の信号を、同タイミングで、レディ信号用の制
御信号ライン上に出力すれば、ビジー信号出力回路、す
なわち、ナントゲート回路４からのビジー信号ＢＵＳＹ
の出力時間は、リセット信号ＲＥＳＥＴの時間幅だけ延
長されることになる。

次の第３図は、この発明のインターフェイス装置の第２
の実施例における動作を説明するためのタイムチャート
である。図面の各信号波形に付けられた符号は、第６図
の符号位置に対応している。

この第３図のＲＥＡＤＹと酊ｌ５ＥＴとを対比すれば明
らかなように、レディ信号ＲＥＡＤＹとリセット信号Ｉ
ｑ行とは、同じ時間幅の信号で、しかも、同じタイミン
グで発生される。

したがって、第６図のアンドゲート回路５は、リセット
信号ＲＥＳＥＴの入力によって、Ｆ／Ｆ回路３の出力Ｑ
がＩＩＨ″ルベルに反転されても、なお、このレディ信
号ＲＥＡＤＹがＩＩ　Ｌ　１７レベルで出力される時間
幅だけ、そのゲートが閉じられた状態を持続することに
なり、ナントゲート回路４からのビジー信号ＢＵＳＹの
出力時間は、リセット信号ＲＥＳＥＴの時間幅だけ延長
される。

このように、この発明のインターフェイス装置の第２の
実施例では、従来はオフライン時にしか使用しないレデ
ィ信号用の制御信号ラインを使用して、リセット信号Ｒ
ＥＳＥＴと同じ時間幅の信号で、しかも、同じタイミン
グで発生されるレディ信号ＲＥＡＤＹを出力することに
より、ビジー信号ＢＵＳＹの出力時間をその分だけ延長
して、入力データの脱落を防止するようにしている。

なお、この第２の実施例の場合には、このレディ信号用
の制御信号ライン上に出力するレディ信号ＲＥＡＤＹ　
、すなわち、リセット信号ＲＥＳＥＴと同じ時間幅の信
号で、しかも、同じタイミングで発生される出力信号は
、制御回路ブロック１内のソフトの簡単な変更によって
、容易に発生可能であり、必ずしも、ハード的に発生さ
せる必要はない。

以上に詳細に説明したとおり、この発明のインターフェ
イス装置では、入力データを一時保持するラッチ回路と
、ストローブ信号によってセットされ、リセット信号に
よってセット状態が解除されるフリップフロップ回路、
該フリップフロップ回路の出力によってストローブ信号
の入力を禁止するためのビジー信号を発生するビジー信
号出力回路とを具備する、従来のインターフェイス装置
において、前記ビジー信号出力回路から出力されるビジ
ー信号の出力時間を、前記リセット信号の時間幅だけ延
長させるビジー信号制御手段を付加している。

劾ニーー呆− したがって、この発明のインターフェイス装置によれば
、ビジー信号の出力時間が、リセット信号の時間幅だけ
延長される。

その結果、従来のように、ストローブ信号の入力を禁止
するためのビジー信号を発生するための、フリップフロ
ップ回路へのリセット信号の出力時間中は、ビジー信号
がビジー状態を持続することになり、入力データの脱落
が確実に防止されて、信頼性が著しく向上される、とい
う優れた効果が奏せられる。

また、第２の実施例の場合には、従来は、オフライン時
にしか使用しないレディ信号用の制御信号ラインを使用
するので、制御信号ラインを特に増設する必要がない上
に、リセットと同じ時間幅の信号で、しかも、同じタイ
ミングで発生される出力信号も、制御回路ブロック内の
ソフトの簡単な変更によるソフト的な処理で実行するこ
とができる、という効果が得られる。

【図面の簡単な説明】

第１図は、この発明のインターフェイス装置について、
その要部構成の一実施例を示す機能ブロック図、 第２図は、第１図に示したこの発明のインターフェイス
装置の動作を説明するためのタイムチャート。 第３図は、この発明のインターフェイス装置の第２の実
施例における動作を説明するためのタイムチャート。 第４図は、従来のインターフェイス装置について、その
要部構成の一例を示す機能ブロック図、第５図は、第４
図のインターフェイス装置の動作を説明するためのタイ
ムチャート、 第６図は、従来のインターフェイス装置について、その
要部構成の他の一例を示す機能ブロック図、 第７図は、第６図のインターフェイス装置の動作を説明
するためのタイムチャート。 図面において、１は制御回路ブロック、２はラッチ回路
、３はＦ／Ｆ　（フリップフロップ）回路、４はナント
ゲート回路、５と６はアンドゲート回路。

Claims (1)

1. 【特許請求の範囲】 １、入力データを一時保持するラッチ回路と、ストロー
   ブ信号によつてセットされ、リセット信号によつてセッ
   ト状態が解除されるフリップフロップ回路、該フリップ
   フロップ回路の出力によつてストローブ信号の入力を禁
   止するためのビジー信号を発生するビジー信号出力回路
   とを具備するインターフェイス装置において、前記ビジ
   ー信号出力回路から出力されるビジー信号の出力時間を
   、前記リセット信号の時間幅だけ延長させるビジー信号
   制御手段を備えたことを特徴とするインターフェイス装
   置。 ２、特許請求の範囲第１項記載のインターフェイス装置
   において、ビジー信号制御手段は、フリップフロップ回
   路へ与えられるリセット信号をビジー信号に変換する機
   能を有し、前記フリップフロップ回路からの出力と、前
   記リセット信号とが入力されるアンドゲート回路によつ
   て構成されていることを特徴とするインターフェイス装
   置。 ３、特許請求の範囲第１項記載のインターフェイス装置
   において、データの入力を許可するレディ信号用の制御
   信号ラインが設けられ、かつ、ビジー信号出力回路の前
   段に、前記レディ信号と、フリップフロップ回路の出力
   とが入力される論理制御回路が設けられているとき、ビ
   ジー信号制御手段は、リセット信号と同じ時間幅の信号
   を、同じタイミングで出力する機能を有し、前記レディ
   信号用の制御信号ライン上に、前記リセット信号と同じ
   時間幅の信号を、同じタイミングで出力する手段である
   ことを特徴とするインターフェイス装置。