JPS6215915A - ＧａＡｓ集積回路 - Google Patents
ＧａＡｓ集積回路Info
- Publication number
- JPS6215915A JPS6215915A JP60155441A JP15544185A JPS6215915A JP S6215915 A JPS6215915 A JP S6215915A JP 60155441 A JP60155441 A JP 60155441A JP 15544185 A JP15544185 A JP 15544185A JP S6215915 A JPS6215915 A JP S6215915A
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- JP
- Japan
- Prior art keywords
- reset
- control signal
- flip
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＧａＡｓ集積回路に関し、特にフリップフロッ
プ回路を含むＧ＆人Ｓ集積回路に関する。
プ回路を含むＧ＆人Ｓ集積回路に関する。
従来の技術
ＧａＡｓ ＭＥＳＦＩＣＴ （メタルセミコンダクタ（
ショットキゲート型）電界効果トランジスタ〕を用いた
集積回路は、ＧａＡｓの高い易動度のために、シリコン
を材料とした集積回路では実現できない高速の信号処理
が可能であジ、各方面で開発が進められている。ところ
がＧａＡｓ集積回路を構成する基本単位はＭＥＳＦＥＴ
であるため、バイポーラトランジスタやＭＯＳＦＥＴを
基本単位とするシリコン集積回路とは異なり７’（Ｇ４
ＡＳ集積回路固有の回路技術が必要となる。ＦＩＴの閾
値（Ｖ、）のばらつきが、シリコンのＭＯ３ＦＩ！：Ｔ
では無視できる程小さいのに対し、ＧａＡｓＦｌｉ：Ｔ
では論理振幅に対して無視し得ない大きさであるため、
このことを考慮した回路設計が必要となる。
ショットキゲート型）電界効果トランジスタ〕を用いた
集積回路は、ＧａＡｓの高い易動度のために、シリコン
を材料とした集積回路では実現できない高速の信号処理
が可能であジ、各方面で開発が進められている。ところ
がＧａＡｓ集積回路を構成する基本単位はＭＥＳＦＥＴ
であるため、バイポーラトランジスタやＭＯＳＦＥＴを
基本単位とするシリコン集積回路とは異なり７’（Ｇ４
ＡＳ集積回路固有の回路技術が必要となる。ＦＩＴの閾
値（Ｖ、）のばらつきが、シリコンのＭＯ３ＦＩ！：Ｔ
では無視できる程小さいのに対し、ＧａＡｓＦｌｉ：Ｔ
では論理振幅に対して無視し得ない大きさであるため、
このことを考慮した回路設計が必要となる。
第３図は５ＣＦＬ（ソースｅカップルド・Ｆ！！：Ｔ
−ロジック）と呼ばれる電流駆動型回路形式を用いて構
成され＆ ＩＪセット入入力色のＤ−フリップフロップ
を示す回路図である。Ｃ，Ｃはクロック入力、Ｄ、Ｄは
データ入力、Ｑ、Ｑ は出力でそれぞれ両相の入出力に
なっている。Ｒはリセット信号である。第２図のフリッ
プフロップ回路においてリセット信号Ｒはデータ人力り
と並列に入力されるからリセット信号Ｒとデータ信号り
の入力レベルは等しくなければならない。ところがＧａ
Ａｓ集積回路では素子間の特性のばらつきが大きいため
必ずしもリセット信号Ｒのレベルとデータ信号りのレベ
ルが等しくないため安定な動作を歩留り良く実現するこ
とが難しかった。また余裕度を大きくとって論理振幅を
大きくすると高速性を損なう結果となる。このような問
題は素子の均一性にすぐれたシリコン集積回路では問題
とならないＧ＆人Ｓ集積回路特有の問題点でおる。
−ロジック）と呼ばれる電流駆動型回路形式を用いて構
成され＆ ＩＪセット入入力色のＤ−フリップフロップ
を示す回路図である。Ｃ，Ｃはクロック入力、Ｄ、Ｄは
データ入力、Ｑ、Ｑ は出力でそれぞれ両相の入出力に
なっている。Ｒはリセット信号である。第２図のフリッ
プフロップ回路においてリセット信号Ｒはデータ人力り
と並列に入力されるからリセット信号Ｒとデータ信号り
の入力レベルは等しくなければならない。ところがＧａ
Ａｓ集積回路では素子間の特性のばらつきが大きいため
必ずしもリセット信号Ｒのレベルとデータ信号りのレベ
ルが等しくないため安定な動作を歩留り良く実現するこ
とが難しかった。また余裕度を大きくとって論理振幅を
大きくすると高速性を損なう結果となる。このような問
題は素子の均一性にすぐれたシリコン集積回路では問題
とならないＧ＆人Ｓ集積回路特有の問題点でおる。
発明が解決しようとする問題点
以上述べたように従来の５ＣＦＬ回路を用いたＧａＡＳ
集積回路のリセット付きＤフリップフロップでは、リセ
ット信号とデータ信号とのレベルの不一致によって動作
速度の低下特性の不均一性。
集積回路のリセット付きＤフリップフロップでは、リセ
ット信号とデータ信号とのレベルの不一致によって動作
速度の低下特性の不均一性。
歩留りの低下を生ずるという問題があった。本発明はこ
のような点を解決しようとするものであり高速で均一性
にすぐれ高歩留りのＧａＡｓ５ＣＦＬリセット付きＤフ
リップフロップを提供しようとするものである。
のような点を解決しようとするものであり高速で均一性
にすぐれ高歩留りのＧａＡｓ５ＣＦＬリセット付きＤフ
リップフロップを提供しようとするものである。
・問題点を解決するための手段
本発明は上記問題点を解決するため、リセット信号とそ
の相補信号とを入力信号として持ち、上記リセット信号
対で電流切り換え型の差動スイッチング動作を行なうこ
とによってリセット動作をするようにしたＤ型フリップ
フロップ回路を含むＧａＡｓ集積回路である。
の相補信号とを入力信号として持ち、上記リセット信号
対で電流切り換え型の差動スイッチング動作を行なうこ
とによってリセット動作をするようにしたＤ型フリップ
フロップ回路を含むＧａＡｓ集積回路である。
作用
本発明は上記の構成によりリセット動作も両相動作する
ため論理振幅を不さくできることによって高速動作が可
能となり、またデータ信号とリセット信号とのレベルの
整合の必要がないため安定に高歩留りな回路を実現でき
るものである。
ため論理振幅を不さくできることによって高速動作が可
能となり、またデータ信号とリセット信号とのレベルの
整合の必要がないため安定に高歩留りな回路を実現でき
るものである。
実施例
第１図は本発明の一実施例におけるＧａＡ ｓ集積回路
を示す回路図である。Ｄ、Ｄはデータ入力。
を示す回路図である。Ｄ、Ｄはデータ入力。
Ｃ，Ｃはクロック入力、Ｑ、Ｑが出力であるようなフリ
ップフロップ回路である。Ｔ１〜Ｔ、はフリップフロッ
プ回路を構成するＭＫＳＦＥＴ、Ｒ１゜Ｒ２は抵抗であ
る。ｖ５１ ｓ Ｖ ５２は電源でＶ、は５ＣＦＬ回路
の定電流源となるＺ（エンハンスメ７） ）ＦＥＥＴ
ｒｌｌｌ Ｔ１２ ｅＴ１５ （Ｄ電流を決めるゲート
電圧であるが、電流源はＤ（デプレッション）ＦＩＴ、
抵抗、それらの組み合わせであっても構わない。Ｒはリ
セット信号、Ｒはリセット信号の相補信号である。この
ようなフリップフロップ回路ではリセット信号とデータ
信号の直流電圧レベルは各々独立であり、リセット信号
、データ信号の各々が独立に電流切り換え型の差動スイ
ッチング動作を行なうため、データ信号りとリセット信
号Ｈのレベルの一致を考慮する必要はない。すなわちリ
セット信号Ｈのレベルが変動すればそれに対応してその
相補信号Ｒのレベルも変動するため安定な動作が保証さ
れる。さらにすべての入力信号が両相入力であるため、
第３図の従来例の単相動作に比べて論理振幅を小さく設
計するこ左ができるため高速化をはかることもできる。
ップフロップ回路である。Ｔ１〜Ｔ、はフリップフロッ
プ回路を構成するＭＫＳＦＥＴ、Ｒ１゜Ｒ２は抵抗であ
る。ｖ５１ ｓ Ｖ ５２は電源でＶ、は５ＣＦＬ回路
の定電流源となるＺ（エンハンスメ７） ）ＦＥＥＴ
ｒｌｌｌ Ｔ１２ ｅＴ１５ （Ｄ電流を決めるゲート
電圧であるが、電流源はＤ（デプレッション）ＦＩＴ、
抵抗、それらの組み合わせであっても構わない。Ｒはリ
セット信号、Ｒはリセット信号の相補信号である。この
ようなフリップフロップ回路ではリセット信号とデータ
信号の直流電圧レベルは各々独立であり、リセット信号
、データ信号の各々が独立に電流切り換え型の差動スイ
ッチング動作を行なうため、データ信号りとリセット信
号Ｈのレベルの一致を考慮する必要はない。すなわちリ
セット信号Ｈのレベルが変動すればそれに対応してその
相補信号Ｒのレベルも変動するため安定な動作が保証さ
れる。さらにすべての入力信号が両相入力であるため、
第３図の従来例の単相動作に比べて論理振幅を小さく設
計するこ左ができるため高速化をはかることもできる。
第２図は本発明の他の実施例のフリップフロップ回路付
ＧａＡｇ集積回路を示す回路図である。リセット信号対
Ｒ，Ｒをクロック信号対Ｃ，Ｃの下段に入力することに
よりリセット信号Ｒがノ・イレペルになうた時出力Ｑは
ローレベルとなりリセット動作を行なう。第１図、第２
図では外部制御信号としてリセット信号付きのフリップ
フロップ回路を示したが、リセット入力只の入力するＦ
ＩＴのドレイン端子をＱ側に接続すればリセット信号付
きＤフリップフロップ回路となる。また本発明を用いて
セット・リセット信号入力付フリップフロップ回路を構
成することも可能である。
ＧａＡｇ集積回路を示す回路図である。リセット信号対
Ｒ，Ｒをクロック信号対Ｃ，Ｃの下段に入力することに
よりリセット信号Ｒがノ・イレペルになうた時出力Ｑは
ローレベルとなりリセット動作を行なう。第１図、第２
図では外部制御信号としてリセット信号付きのフリップ
フロップ回路を示したが、リセット入力只の入力するＦ
ＩＴのドレイン端子をＱ側に接続すればリセット信号付
きＤフリップフロップ回路となる。また本発明を用いて
セット・リセット信号入力付フリップフロップ回路を構
成することも可能である。
発明の効果
以上述べたように本発明によれば、素子特性のばらつき
によって生じるレベルの変動に強く、かつ高速なフリッ
プフロップ回路付ＧａＡｓ集積回路を実現することがで
き、その実用的効果はきわめて大きい。
によって生じるレベルの変動に強く、かつ高速なフリッ
プフロップ回路付ＧａＡｓ集積回路を実現することがで
き、その実用的効果はきわめて大きい。
第１図は本発明の一実施例におけるフリップフロップ回
路術ＧａＡｓ集積回路を示す図、第２図は本発明の他の
実施例を示す回路図、第３図は従来の５ＣＦＬフリップ
フロップ回路を示す回路図である。 力、Ｒ，Ｒ・・・・・・リセット入力、Ｑ、Ｑ・・・・
・・出力。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名り、
正−一−デ゛−タ入〃 Ｒ，Ｒ−−−υでット入ｐ 張、′ｒＬ−−−土力 Ｖｓイ ｖｓ２ヘ
１０口’Ｊ １（Ｊｌン
ン味 ９１００
路術ＧａＡｓ集積回路を示す図、第２図は本発明の他の
実施例を示す回路図、第３図は従来の５ＣＦＬフリップ
フロップ回路を示す回路図である。 力、Ｒ，Ｒ・・・・・・リセット入力、Ｑ、Ｑ・・・・
・・出力。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名り、
正−一−デ゛−タ入〃 Ｒ，Ｒ−−−υでット入ｐ 張、′ｒＬ−−−土力 Ｖｓイ ｖｓ２ヘ
１０口’Ｊ １（Ｊｌン
ン味 ９１００
Claims (1)
- 制御信号入力付きＤ型フリップフロップ回路を構成する
ＧａＡｓ集積回路であって、制御信号入力端子と前記制
御信号の相補信号の入力端子をそれぞれ有し、上記制御
信号入力対によって電流切り換え型の差動スイッチング
動作を行なうことによって制御動作を行なわせるように
構成したＧａＡｓ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60155441A JPS6215915A (ja) | 1985-07-15 | 1985-07-15 | ＧａＡｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60155441A JPS6215915A (ja) | 1985-07-15 | 1985-07-15 | ＧａＡｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6215915A true JPS6215915A (ja) | 1987-01-24 |
Family
ID=15606099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60155441A Pending JPS6215915A (ja) | 1985-07-15 | 1985-07-15 | ＧａＡｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6215915A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105398A (ja) * | 1987-10-19 | 1989-04-21 | Toshiba Corp | 高速ディジタルｉｃ |
-
1985
- 1985-07-15 JP JP60155441A patent/JPS6215915A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105398A (ja) * | 1987-10-19 | 1989-04-21 | Toshiba Corp | 高速ディジタルｉｃ |
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