JPS62156855A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62156855A JPS62156855A JP60297010A JP29701085A JPS62156855A JP S62156855 A JPS62156855 A JP S62156855A JP 60297010 A JP60297010 A JP 60297010A JP 29701085 A JP29701085 A JP 29701085A JP S62156855 A JPS62156855 A JP S62156855A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- insulating layer
- memory cell
- memory
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に係り、特に集積度の極めて高いダ
イナミックＲＡ Ｍ （Ｒａｎｄｏｍ ＡｃｃｅｓｓＭ
ｅｍｏｒｙ）などの半導体メモリに関する。
イナミックＲＡ Ｍ （Ｒａｎｄｏｍ ＡｃｃｅｓｓＭ
ｅｍｏｒｙ）などの半導体メモリに関する。
一般に、高い集積度が要求されるダイナミックＲＡＭは
、メモリ・セル面積を小さくするために、トランジスタ
とコンチングとで構成される。１トランジスタセルが幾
世代にもわたり採用されている。そして近年、この１ト
ランジスタゼルに溝構造を導入してコンデンサの容量を
増し、平面コンアン１ノ°のメモリ・セルよりもさらに
小さい面積のメモリ・セルを実現する提案がなされてい
る。例えば下記のような公知例がある。
、メモリ・セル面積を小さくするために、トランジスタ
とコンチングとで構成される。１トランジスタセルが幾
世代にもわたり採用されている。そして近年、この１ト
ランジスタゼルに溝構造を導入してコンデンサの容量を
増し、平面コンアン１ノ°のメモリ・セルよりもさらに
小さい面積のメモリ・セルを実現する提案がなされてい
る。例えば下記のような公知例がある。
■ ″へＣｏｒｒｅｅｇａｔｅｄ Ｃａｐａｃｉｔｏ
ｒ Ｃｅ１ｌ ｆｏｒＨ（！（Ｊａｂｉｔ Ｄｙｎａ
ｍｉｃ ＨＯ３ＨＱＩｌＯｒｉｅＳ、 ” ＩＥＥＥＥ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ １ｅｔｔｅｒｓ、
ＶＯｌ、［ＤＬ−４，Ｎｏ、４゜ｐｐ、９０． ＾ｐ
ｒ、 １９８３■ ”Ａ Ｖｅｒｔｉｃａｌ
Ｃａｐａｃｉｔｏｒ Ｃｅ１ｌ ｆｏｒ ＵＬＳ
ＩＤＲＡＨ３″ １９８４ ｓｙｍｐｏｓｉｕｍ
ｏｎ ｖｔｓｔ 丁０ＣｈｎＯＩＯＱＶ。
ｒ Ｃｅ１ｌ ｆｏｒＨ（！（Ｊａｂｉｔ Ｄｙｎａ
ｍｉｃ ＨＯ３ＨＱＩｌＯｒｉｅＳ、 ” ＩＥＥＥＥ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ １ｅｔｔｅｒｓ、
ＶＯｌ、［ＤＬ−４，Ｎｏ、４゜ｐｐ、９０． ＾ｐ
ｒ、 １９８３■ ”Ａ Ｖｅｒｔｉｃａｌ
Ｃａｐａｃｉｔｏｒ Ｃｅ１ｌ ｆｏｒ ＵＬＳ
ＩＤＲＡＨ３″ １９８４ ｓｙｍｐｏｓｉｕｍ
ｏｎ ｖｔｓｔ 丁０ＣｈｎＯＩＯＱＶ。
Ｄｉｇｅｓｔ、ｐｐ、１６゜
■ “Ａｎ ｌ５ｏｌａｔｉｏｎ Ｍｅｒｇｅｄ
Ｖｅｒｔｉｃａｌ ＣａｐａｃｉｔｏｒＣｅｌｌ
ｆｏｒ ｌ−ａｒｇｃ Ｃａｐａｃｉｔｙ
ＤＲＡＭ、 ” １り８４ １［ＤＨ。
Ｖｅｒｔｉｃａｌ ＣａｐａｃｉｔｏｒＣｅｌｌ
ｆｏｒ ｌ−ａｒｇｃ Ｃａｐａｃｉｔｙ
ＤＲＡＭ、 ” １り８４ １［ＤＨ。
Ｄｉｇｅｓｔ、 ＰＰ、２４０゜
しかしながら、これらの満構造を有するメモリ・セルの
いずれも、記憶ノードの全部あるいは一部がシリコン基
板表面に形成されているため、またメモリ・セルのトラ
ンジスタのドレイン領域ともいうべきビット線領域が同
様にシリコン基板表面に形成されているため、α線によ
ってソフト・エラーの起こる可能性があり、耐α線とい
う観点からすると万全とは言い難いという問題を有する
。
いずれも、記憶ノードの全部あるいは一部がシリコン基
板表面に形成されているため、またメモリ・セルのトラ
ンジスタのドレイン領域ともいうべきビット線領域が同
様にシリコン基板表面に形成されているため、α線によ
ってソフト・エラーの起こる可能性があり、耐α線とい
う観点からすると万全とは言い難いという問題を有する
。
本弁明の目的は、メモリ・セル面積を小さくすると共に
、α線によるソフト・エラーが起こらないようにした半
導体メモリを提供することにある。
、α線によるソフト・エラーが起こらないようにした半
導体メモリを提供することにある。
（発明の概要）
本発明による半導体装置は、半導体基板と、この半導体
基板上に第１の絶縁層を介して形成された単結晶シリコ
ン層と、この単結晶シリコン層に電流路を有するトラン
ジスタと、半導体基板上に形成された溝内に第２の絶縁
層を介して埋め込まれ、トランジスタと接続されている
記憶ノードと、この記憶ノード上の溝内に第３の絶縁層
を介して埋め込まれている電極とを備え、記憶ノードが
半導体基板どの間および電極との間の両方に容５１を有
すると共に、トランジスタおよび記憶ノードが半導体基
板と分離されているようにしたものである。
基板上に第１の絶縁層を介して形成された単結晶シリコ
ン層と、この単結晶シリコン層に電流路を有するトラン
ジスタと、半導体基板上に形成された溝内に第２の絶縁
層を介して埋め込まれ、トランジスタと接続されている
記憶ノードと、この記憶ノード上の溝内に第３の絶縁層
を介して埋め込まれている電極とを備え、記憶ノードが
半導体基板どの間および電極との間の両方に容５１を有
すると共に、トランジスタおよび記憶ノードが半導体基
板と分離されているようにしたものである。
本発明の第１の実施例による半導体装置の断面を第１図
に示す。シリコン基板からなる半導体基板１１上に溝が
形成されている。この半導体基板１１上および溝の内側
表面には絶縁層２１が形成されている。そして、この絶
縁層２１上および絶縁層２１上の溝内に単結晶のシリコ
ン層３１゜４１．５１．６１が形成されている。このよ
うに半導体基板１１上に絶縁層２１を介して単結晶のシ
リコン層３１．４１．５１．６１を形成する技術として
は、絶縁層上に多結晶シリコン層を堆積した後、この多
結晶シリコン層を■結晶化して単結晶にする方、法が幾
つかある。また、エピタキシャル成長法を用いて、半導
体基板上に単結晶の絶縁層を成長さけ、引き続きこの単
結晶の絶縁層上に単結晶のシリコン層を成長させる方法
もある。
に示す。シリコン基板からなる半導体基板１１上に溝が
形成されている。この半導体基板１１上および溝の内側
表面には絶縁層２１が形成されている。そして、この絶
縁層２１上および絶縁層２１上の溝内に単結晶のシリコ
ン層３１゜４１．５１．６１が形成されている。このよ
うに半導体基板１１上に絶縁層２１を介して単結晶のシ
リコン層３１．４１．５１．６１を形成する技術として
は、絶縁層上に多結晶シリコン層を堆積した後、この多
結晶シリコン層を■結晶化して単結晶にする方、法が幾
つかある。また、エピタキシャル成長法を用いて、半導
体基板上に単結晶の絶縁層を成長さけ、引き続きこの単
結晶の絶縁層上に単結晶のシリコン層を成長させる方法
もある。
半導体基板１１上に絶縁層２１を介して形成されている
単結晶のシリコン層には、ドレイン領域３１、チャンネ
ル形成領域４１およびソース領域５１が設けられている
。チ１７ンネル形成領ＩＩＩＬ４１上には絶縁層７１を
介してゲート８１が設けられている。そしてこれらのド
レイン領域３１、ヂｑｐンネル形成領１ｉ！！４１、ソ
ース領域５１およびゲート８１により、メモリ・セルの
トランスフトトランジスタが構成されている。さらに、
このトランスファ・トランジスタのドレイン領域３１お
よびゲート８１は、それぞれビット線ＢＬ１およびワー
ド線ＷＬ１に接続されている。
単結晶のシリコン層には、ドレイン領域３１、チャンネ
ル形成領域４１およびソース領域５１が設けられている
。チ１７ンネル形成領ＩＩＩＬ４１上には絶縁層７１を
介してゲート８１が設けられている。そしてこれらのド
レイン領域３１、ヂｑｐンネル形成領１ｉ！！４１、ソ
ース領域５１およびゲート８１により、メモリ・セルの
トランスフトトランジスタが構成されている。さらに、
このトランスファ・トランジスタのドレイン領域３１お
よびゲート８１は、それぞれビット線ＢＬ１およびワー
ド線ＷＬ１に接続されている。
また絶縁層２１上の溝内に形成されている単結晶のシリ
コン層には、記憶ノード６１が設けられている。この記
憶ノード６１は、トランスファ・トランジスタのソース
領ｂＸ５１と、一体の単結晶シリコン層内に連続して設
けられていて、電気的に接続されている。また記憶ノー
ド６１上の溝内に、絶縁層９１を介して多結晶シリコン
層からなるコンデンサ電極１０１が形成されている。そ
して、これらの半導体基板１１と記憶ノード６１および
記憶ノード６１とコンデンサ電極１０１は、それぞれ記
憶コンデンサを構成している。
コン層には、記憶ノード６１が設けられている。この記
憶ノード６１は、トランスファ・トランジスタのソース
領ｂＸ５１と、一体の単結晶シリコン層内に連続して設
けられていて、電気的に接続されている。また記憶ノー
ド６１上の溝内に、絶縁層９１を介して多結晶シリコン
層からなるコンデンサ電極１０１が形成されている。そ
して、これらの半導体基板１１と記憶ノード６１および
記憶ノード６１とコンデンサ電極１０１は、それぞれ記
憶コンデンサを構成している。
このように本実施例によれば、メモリ・セルのビット線
ＢＬ１に接続されるトランスファ・トランジスタのドレ
イン領域３１および記憶コンデンサの記憶ノード６１が
共に、半導体基板１１から完全に分離されているシリコ
ン層３１．４１゜５１．６１内に設けられているため、
α線が照射されても半導体基板１１中に生成される電子
・正孔対の影響を受けず、従ってソフト・エラーが起こ
らない。
ＢＬ１に接続されるトランスファ・トランジスタのドレ
イン領域３１および記憶コンデンサの記憶ノード６１が
共に、半導体基板１１から完全に分離されているシリコ
ン層３１．４１゜５１．６１内に設けられているため、
α線が照射されても半導体基板１１中に生成される電子
・正孔対の影響を受けず、従ってソフト・エラーが起こ
らない。
また、各メモリ・セルの記憶ノード６１がそれぞれ絶縁
物ににり分離されているため、メモリ・セル間の干渉や
リークを抑えることができる。
物ににり分離されているため、メモリ・セル間の干渉や
リークを抑えることができる。
さらに、メモリ・セルの記憶コンデンサの記憶ノード６
１およびコンテン＋１電極１０１が共に半導体Ｌｌ板゛
１１上の溝内に設けられていて、半導体基板１１と記憶
ノード６１との間の容量および記憶ノード６１どコンデ
ンサ電極１０１との間の容量の両方を並列に持つことに
より、メモリ・セルの記憶容■を大きくすることができ
る。
１およびコンテン＋１電極１０１が共に半導体Ｌｌ板゛
１１上の溝内に設けられていて、半導体基板１１と記憶
ノード６１との間の容量および記憶ノード６１どコンデ
ンサ電極１０１との間の容量の両方を並列に持つことに
より、メモリ・セルの記憶容■を大きくすることができ
る。
なお、上記第１の実施例におけるトランスファ・トラン
ジスタはｎ″ｆ−ｐンネル・トランジスタで−ｂ１ｐデ
センネル・トランジスタでもよい。いまｎチャンネル・
トランジスタと仮定した場合を考えると、ドレイン領域
３１およびソース領域５１はｎ″型不純物領域であり、
チャンネル形成領域４１はｐ型不純物領域であるが、こ
のとき半導体基板１１はｎ型で、０ないし負の電位にバ
イアスされていることが望ましい。あるいはこのｎ型半
導体基板のかわりに、イオン注入、ウェル形成、または
エピタキシャル成長などの技術により表面側がｎ型にな
っている半導体基板でもよい。これにより、トランスフ
ァ・トランジスタのチャンネル形成領域４１の半導体基
板１１側における界面のリーク電流を抑え、メモリ・セ
ルの記憶保持特性を向上させることができる。
ジスタはｎ″ｆ−ｐンネル・トランジスタで−ｂ１ｐデ
センネル・トランジスタでもよい。いまｎチャンネル・
トランジスタと仮定した場合を考えると、ドレイン領域
３１およびソース領域５１はｎ″型不純物領域であり、
チャンネル形成領域４１はｐ型不純物領域であるが、こ
のとき半導体基板１１はｎ型で、０ないし負の電位にバ
イアスされていることが望ましい。あるいはこのｎ型半
導体基板のかわりに、イオン注入、ウェル形成、または
エピタキシャル成長などの技術により表面側がｎ型にな
っている半導体基板でもよい。これにより、トランスフ
ァ・トランジスタのチャンネル形成領域４１の半導体基
板１１側における界面のリーク電流を抑え、メモリ・セ
ルの記憶保持特性を向上させることができる。
また上記記憶ノード６１はＵ″ｊ−″型形状を右してい
るが、この形状に限定されず、半導体基板１１上の溝内
の一方の側面に絶縁層２１を介して設けられていてもよ
い。このときコンデンサ電極１０１は絶縁層９１を、こ
の記憶ノード６１に相対して設けられている。
るが、この形状に限定されず、半導体基板１１上の溝内
の一方の側面に絶縁層２１を介して設けられていてもよ
い。このときコンデンサ電極１０１は絶縁層９１を、こ
の記憶ノード６１に相対して設けられている。
本発明の第２の実施例による半導体装置の断面を第２図
に示す。半導体基板１１上に形成された溝内に、絶縁層
２１．２２を介して、それぞれ別々の２つの記憶ノード
６２．６３が設けられている。そしてこれらの２つの記
憶ノード６２．６３の間に、絶縁層９２を介して、コン
デンサ電極１０２が設けられている。その他の構成は、
第１図に示された上記第１の実施例と同一である。
に示す。半導体基板１１上に形成された溝内に、絶縁層
２１．２２を介して、それぞれ別々の２つの記憶ノード
６２．６３が設けられている。そしてこれらの２つの記
憶ノード６２．６３の間に、絶縁層９２を介して、コン
デンサ電極１０２が設けられている。その他の構成は、
第１図に示された上記第１の実施例と同一である。
このように本実施例によれば、隣接するメモリ・セルの
それぞれの記憶ノード６２．６３が、半導体基板１１上
の１つの溝内に設けられ、これらの記憶ノード６２．６
３とそれぞれ記憶コンデンサを構成するコンデンサ電極
１０２が共用されているため、上記第１の実施例に比べ
てさらにメモリ・セル面積を小さくすることかできる。
それぞれの記憶ノード６２．６３が、半導体基板１１上
の１つの溝内に設けられ、これらの記憶ノード６２．６
３とそれぞれ記憶コンデンサを構成するコンデンサ電極
１０２が共用されているため、上記第１の実施例に比べ
てさらにメモリ・セル面積を小さくすることかできる。
本発明の第３の実施例による半導体装置の断面を第３図
に示す。半導体基板１１上の溝内に絶縁層２１を介して
設けられた記憶ノード６４は、この溝内にさらに２つの
溝を形成している。これらの記憶ノード６４上の２つの
溝内に、絶縁層９３を介して、２層構造を有するコンデ
ンサ電極１０３が設（）られている。その他の構成は、
第１図に示された上記第１の実施例と同一である。
に示す。半導体基板１１上の溝内に絶縁層２１を介して
設けられた記憶ノード６４は、この溝内にさらに２つの
溝を形成している。これらの記憶ノード６４上の２つの
溝内に、絶縁層９３を介して、２層構造を有するコンデ
ンサ電極１０３が設（）られている。その他の構成は、
第１図に示された上記第１の実施例と同一である。
このように本実施例によれば、コンデンサ電極１０３が
２層構造を有しているため、コンデンサ電極１０３と記
憶ノード６４どの間の容量が人ぎくなり、従って上記第
１の実施例に比べて、メモリ・セルの記憶内容をさらに
大きくすることができる。
２層構造を有しているため、コンデンサ電極１０３と記
憶ノード６４どの間の容量が人ぎくなり、従って上記第
１の実施例に比べて、メモリ・セルの記憶内容をさらに
大きくすることができる。
なお、上記第３の実施例において、コンデンサ電極１０
３は２層構造であるが、さらに３層以上の多層構造にす
ることも可能である。これにより、メモリ・セルの記憶
容量をさらに大ぎくすることができる。
３は２層構造であるが、さらに３層以上の多層構造にす
ることも可能である。これにより、メモリ・セルの記憶
容量をさらに大ぎくすることができる。
本発明の第４の実施例よる半導体装置の断面を第４図に
示す。半導体基板１１上の溝内に絶縁層２１．２２を介
して、隣接するメモリ・セルのそれぞれの記憶ノード６
５．６６が別々に設けられている。そしてこれらの記憶
ノード６５．６６は、それぞれに２つの溝を形成してい
る。これらの記憶ノード６５．６６上の２つの溝内およ
びこれらの記憶ノード６５．６６の間に、それぞれ絶縁
層９４を介して、３層構造を有するコンデンサ電極１０
４が設けられている。その他の構成は、第２図に示され
た上記第２の実施例と同一である。
示す。半導体基板１１上の溝内に絶縁層２１．２２を介
して、隣接するメモリ・セルのそれぞれの記憶ノード６
５．６６が別々に設けられている。そしてこれらの記憶
ノード６５．６６は、それぞれに２つの溝を形成してい
る。これらの記憶ノード６５．６６上の２つの溝内およ
びこれらの記憶ノード６５．６６の間に、それぞれ絶縁
層９４を介して、３層構造を有するコンデンサ電極１０
４が設けられている。その他の構成は、第２図に示され
た上記第２の実施例と同一である。
このように本実施例によれば、コンデンサ°市極１０４
が３層構造を有しているため、上記第２の実施例に比べ
て、メモリ・セルの記憶８伍をさらに大きくすることが
できる。
が３層構造を有しているため、上記第２の実施例に比べ
て、メモリ・セルの記憶８伍をさらに大きくすることが
できる。
なお、上記第４の実施例において、コンデンサ電極１０
４は３層構造であるが、さらに４ＦＪ以上の多層ＪＩＡ
造にすることも可能である。これにより、メモリ・セル
の記憶容量をざらに大きくすることができる。
４は３層構造であるが、さらに４ＦＪ以上の多層ＪＩＡ
造にすることも可能である。これにより、メモリ・セル
の記憶容量をざらに大きくすることができる。
〔発明の効果）
以上の通り、本発明によれば、メモリ・セル面積を小さ
くすると共に、α線によるソフト・エラーが起こらない
ようにすることができる。
くすると共に、α線によるソフト・エラーが起こらない
ようにすることができる。
第１図は本発明の第１の実施例による半導体装置を示寸
断面図、第２図は本発明の第２の実施例による半導体装
置を示す断面図、第３図は本発明の第３の実施例による
半導体装置を示す断面図、第４図は本発明の第４の実施
例による半導体装置を示す断面図である。 １１・・・半導体装置、２１，２２．７１．７２゜９１
．９２．９３．９４・・・絶縁層、３１．３２・・・ド
レイン領域、４１．４２・・・チャンネル形成領域、５
１．５２・・・ソース領域、６１．６２，６３゜６４．
６５．６６・・・記憶ワード、８１．８２・・・ゲート
、１０１，１０２，１０３，１０４・・・コンデンサ電
極、ＢＬ、ＢＬ ・・・ピッ１−線、ＷＬｌ。 ＷＬ２・・・ワード線。 出願人代理人 佐 藤 −雄 第１図 第２図 第３図 １１〜 第４図 １１〜
断面図、第２図は本発明の第２の実施例による半導体装
置を示す断面図、第３図は本発明の第３の実施例による
半導体装置を示す断面図、第４図は本発明の第４の実施
例による半導体装置を示す断面図である。 １１・・・半導体装置、２１，２２．７１．７２゜９１
．９２．９３．９４・・・絶縁層、３１．３２・・・ド
レイン領域、４１．４２・・・チャンネル形成領域、５
１．５２・・・ソース領域、６１．６２，６３゜６４．
６５．６６・・・記憶ワード、８１．８２・・・ゲート
、１０１，１０２，１０３，１０４・・・コンデンサ電
極、ＢＬ、ＢＬ ・・・ピッ１−線、ＷＬｌ。 ＷＬ２・・・ワード線。 出願人代理人 佐 藤 −雄 第１図 第２図 第３図 １１〜 第４図 １１〜
Claims (1)
- 【特許請求の範囲】 １、半導体基板と、 この半導体基板上に第１の絶縁層を介して形成された単
結晶シリコン層と、 この単結晶シリコン層に電流路を有するトランジスタと
、 前記半導体基板上に形成された溝内に第２の絶縁層を介
して埋め込まれ、前記トランジスタと接続されている記
憶ノードと、 この記憶ノード上の前記溝内に第３の絶縁層を介して埋
め込まれている電極と、 を備えたことを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の装置において、 前記記憶ノードが２以上の溝を形成し、前記電極が前記
記憶ノード上の前記２以上の溝に埋め込まれ、２層以上
の多層構造を有していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60297010A JPH0682798B2 (ja) | 1985-12-28 | 1985-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60297010A JPH0682798B2 (ja) | 1985-12-28 | 1985-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62156855A true JPS62156855A (ja) | 1987-07-11 |
| JPH0682798B2 JPH0682798B2 (ja) | 1994-10-19 |
Family
ID=17841078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60297010A Expired - Fee Related JPH0682798B2 (ja) | 1985-12-28 | 1985-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682798B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0579566A2 (en) * | 1992-06-17 | 1994-01-19 | International Business Machines Corporation | High-density dram structure on SOI |
| JP2012256856A (ja) * | 2011-04-15 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065559A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Ltd | 半導体メモリ |
-
1985
- 1985-12-28 JP JP60297010A patent/JPH0682798B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065559A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Ltd | 半導体メモリ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0579566A2 (en) * | 1992-06-17 | 1994-01-19 | International Business Machines Corporation | High-density dram structure on SOI |
| EP0579566A3 (en) * | 1992-06-17 | 1995-08-09 | Ibm | High density DRAM structure of the SOI type. |
| US5528062A (en) * | 1992-06-17 | 1996-06-18 | International Business Machines Corporation | High-density DRAM structure on soi |
| JP2012256856A (ja) * | 2011-04-15 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682798B2 (ja) | 1994-10-19 |
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