JPS62155721A - 電源断検出方法 - Google Patents
電源断検出方法Info
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- JPS62155721A JPS62155721A JP29807385A JP29807385A JPS62155721A JP S62155721 A JPS62155721 A JP S62155721A JP 29807385 A JP29807385 A JP 29807385A JP 29807385 A JP29807385 A JP 29807385A JP S62155721 A JPS62155721 A JP S62155721A
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- Japan
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- power
- circuit
- input
- cpu
- counter
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- Control Of Voltage And Current In General (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロコンビ＝−タ（以下マイコンとい
う）を使用したシステムの電源断検出方法に関する。
う）を使用したシステムの電源断検出方法に関する。
通常、マイコンを使用したシステムにおいては、入力電
源に対する停電対策が施されており、入力電源の停電時
にＣＰＵに停電割込みをかけ、システムの各回路に供給
されている入力電源の２次側電圧（＋５Ｖなどの制御電
圧）がその許容範囲より低下するまでに、ＣＰＵにパワ
ーフ、ヱイル処理（すなわちアキュームレータ・プログ
ラムカウンタ・その他のレジスタの内容を特定メモリに
退避１周辺端末との正常な切断、 ＣＰＵの動作停止）
を行なわせている。
源に対する停電対策が施されており、入力電源の停電時
にＣＰＵに停電割込みをかけ、システムの各回路に供給
されている入力電源の２次側電圧（＋５Ｖなどの制御電
圧）がその許容範囲より低下するまでに、ＣＰＵにパワ
ーフ、ヱイル処理（すなわちアキュームレータ・プログ
ラムカウンタ・その他のレジスタの内容を特定メモリに
退避１周辺端末との正常な切断、 ＣＰＵの動作停止）
を行なわせている。
この停電対策で最も重要な桑能としては、停電検知（電
源断検出）があげられ、従来では第３図に示すような回
路によって停電検知が行なわれている。
源断検出）があげられ、従来では第３図に示すような回
路によって停電検知が行なわれている。
すなわち、ＡＣ／ＤＣ変換器よりなる入力電源（８）の
１次側電圧、つまりＡＣ電源（１）の出力電圧を全波整
流回路（２）により全波整流したのち、抵抗（Ｒ＋）と
コンデンサ（Ｃ＋）とからなる積分回路（３）で積分す
るとともに、この積分出力を可変抵抗（ＶＲ＋ ）で分
圧してレベル判定器（４）に入力し、該判定器（４）に
おいて入力電圧が設定値以下に低下したとき限流用抵抗
（Ｒ２）を介してフォトカプラ（５）の発光ダイオード
（Ｄ）を点灯するようにし、他方、直流電源（Ｖｃｃ）
とアース間にコレクタ抵抗（Ｒ３）を介してフォトカプ
ラ（５）のフォトトランジスタ（Ｔｒ）を接続するとと
もに、フォトトランジスタ（Ｔｒ、）のコレクタをＣＰ
Ｕ（６）の割込み端子（ＮＭ＋ ）に接続している。
１次側電圧、つまりＡＣ電源（１）の出力電圧を全波整
流回路（２）により全波整流したのち、抵抗（Ｒ＋）と
コンデンサ（Ｃ＋）とからなる積分回路（３）で積分す
るとともに、この積分出力を可変抵抗（ＶＲ＋ ）で分
圧してレベル判定器（４）に入力し、該判定器（４）に
おいて入力電圧が設定値以下に低下したとき限流用抵抗
（Ｒ２）を介してフォトカプラ（５）の発光ダイオード
（Ｄ）を点灯するようにし、他方、直流電源（Ｖｃｃ）
とアース間にコレクタ抵抗（Ｒ３）を介してフォトカプ
ラ（５）のフォトトランジスタ（Ｔｒ）を接続するとと
もに、フォトトランジスタ（Ｔｒ、）のコレクタをＣＰ
Ｕ（６）の割込み端子（ＮＭ＋ ）に接続している。
したがって、第４図に示すように、入力電源（８）の１
次側電圧が１＋時に停電した場合、その後のも２時に積
分回路（３）の出力電圧が設定値Ｖ以下に低下するため
、判定器（４）により発光タイオード（Ｄ）が点灯する
とともに、これを受光したフォトトランジスタ（Ｔｒ）
がオン状態となり、ＣＰＵ（６１にロウレベルの停電割
込信号が入力され、ＣＰＵｔ６１がパワーフェイル処理
を行なうことになる。
次側電圧が１＋時に停電した場合、その後のも２時に積
分回路（３）の出力電圧が設定値Ｖ以下に低下するため
、判定器（４）により発光タイオード（Ｄ）が点灯する
とともに、これを受光したフォトトランジスタ（Ｔｒ）
がオン状態となり、ＣＰＵ（６１にロウレベルの停電割
込信号が入力され、ＣＰＵｔ６１がパワーフェイル処理
を行なうことになる。
しかし、Ｉ前記従来技術では、入力電源（８）の１次側
の電源断検出回路に積分回路（３）を用い、ツメＩ・ト
ランジスタ（Ｔｒ）出力をそのまま停電割込みのだめの
信号として使用するため、入力電源（８）の１次Ｕｔｌ
＋に連続的な瞬断が発生すると、積分回路（３）の出力
電圧が設定値Ｖの近傍で激しく変動して、ＣＰ Ｕ１６
１に頻繁に割込みをかける可能性があり、このため、Ｃ
Ｐ Ｕ （６１ではその都度パワーフェイル処理がなさ
れ、プログラムカウンタの内容等を記厖する特定メモリ
のメモリ領域の破壊等、誤動作を起こす１′１′￥倹性
がある。
の電源断検出回路に積分回路（３）を用い、ツメＩ・ト
ランジスタ（Ｔｒ）出力をそのまま停電割込みのだめの
信号として使用するため、入力電源（８）の１次Ｕｔｌ
＋に連続的な瞬断が発生すると、積分回路（３）の出力
電圧が設定値Ｖの近傍で激しく変動して、ＣＰ Ｕ１６
１に頻繁に割込みをかける可能性があり、このため、Ｃ
Ｐ Ｕ （６１ではその都度パワーフェイル処理がなさ
れ、プログラムカウンタの内容等を記厖する特定メモリ
のメモリ領域の破壊等、誤動作を起こす１′１′￥倹性
がある。
また、入力電源（８）の１次側で停電として検出されて
も２次側では停電として検知する必要のない場合、たと
えば、第４図に示すように、入力電源（８）がも３時に
停電してｔ４時にＣＩ’（Ｊ（６１に停電割込み信号が
入力された後、２次側電圧の電圧イ氏下が許容範囲（５
％）以内のむ５時に入力電源（８）の１次側が電源回復
して再び立ち上がった場合、システムが動作可能状態に
あるにもかかわらず、ＣＰＵ（６１は前記割込み信号に
よりパワーフェイル処理を完了して停止状態にあり、Ｃ
Ｐ Ｕ （６１を自動的に再スタートすることかできな
い難点がある。
も２次側では停電として検知する必要のない場合、たと
えば、第４図に示すように、入力電源（８）がも３時に
停電してｔ４時にＣＩ’（Ｊ（６１に停電割込み信号が
入力された後、２次側電圧の電圧イ氏下が許容範囲（５
％）以内のむ５時に入力電源（８）の１次側が電源回復
して再び立ち上がった場合、システムが動作可能状態に
あるにもかかわらず、ＣＰＵ（６１は前記割込み信号に
よりパワーフェイル処理を完了して停止状態にあり、Ｃ
Ｐ Ｕ （６１を自動的に再スタートすることかできな
い難点がある。
そこで、この発明においては、前記の点に留意し、入力
電源の連続的な瞬断に対してもＣＰ Ｕに確実な停電割
込みをかけるとともに、瞬断直後の電源回復時にＣＰＵ
を自動的に再スター１−させ得る手段を提供することを
技術的課題とする。
電源の連続的な瞬断に対してもＣＰ Ｕに確実な停電割
込みをかけるとともに、瞬断直後の電源回復時にＣＰＵ
を自動的に再スター１−させ得る手段を提供することを
技術的課題とする。
この発明は、マイクロコンピュータを使用したシステム
の電源断検出方法において、前記システムの各回路に２
次側電圧を供給する入力電源の１次側電圧が設定値以下
に低下することによりカランタラ起動し、前記カウンタ
のカウントアップ出力によりフリップフロップ回路をセ
ットし、該セット出力信号によりＣＰＵに停電割込みを
入力するとともに、遅延回路を作動し、前記１次側電圧
の設定値以下の低下から前記２次側電圧が許容範囲より
低下する寸での時間の後に、前記遅延回路より前記フリ
ップフロップ回路および前記ＣＰＵにそれぞれリセット
信号を出力することを特徴とするものである。
の電源断検出方法において、前記システムの各回路に２
次側電圧を供給する入力電源の１次側電圧が設定値以下
に低下することによりカランタラ起動し、前記カウンタ
のカウントアップ出力によりフリップフロップ回路をセ
ットし、該セット出力信号によりＣＰＵに停電割込みを
入力するとともに、遅延回路を作動し、前記１次側電圧
の設定値以下の低下から前記２次側電圧が許容範囲より
低下する寸での時間の後に、前記遅延回路より前記フリ
ップフロップ回路および前記ＣＰＵにそれぞれリセット
信号を出力することを特徴とするものである。
そして、この発明の電源断検出方法によると、入力電源
の停電により１次側電圧が設定値以下に低下すると、カ
ウンタが起動し、該カウンタのカウントアツプ出力によ
りフリップフロップ回路がセットされるとともに、この
セット出力信号によりＣＰＵに停電割込みがかけられ、
入力電源の連続的な瞬断の発生によりカウンタがその都
度起動されてもフリップフロップ回路のセット出力信号
が保持されるため、ＣＰＵは割込み誤動作を生じること
なく確実にパワーフェイル処理を実行する。
の停電により１次側電圧が設定値以下に低下すると、カ
ウンタが起動し、該カウンタのカウントアツプ出力によ
りフリップフロップ回路がセットされるとともに、この
セット出力信号によりＣＰＵに停電割込みがかけられ、
入力電源の連続的な瞬断の発生によりカウンタがその都
度起動されてもフリップフロップ回路のセット出力信号
が保持されるため、ＣＰＵは割込み誤動作を生じること
なく確実にパワーフェイル処理を実行する。
ところで、前記セット出力信号は遅延回路にも入力され
るが、入力電源の停電により２次側”直圧がその許容範
囲より低下すると、遅延回路はその遅延時間を待たずに
他の回路ともども停止し、他方、入力電源の１次側の電
源断を検出しても２次側では電源断とならない場合には
、セット出力信号により作動した遅延回路によりフリッ
プフロップ回路およびＣＰＵがリセットされ、ＣＰＵの
自動再スタートが行なわれる。
るが、入力電源の停電により２次側”直圧がその許容範
囲より低下すると、遅延回路はその遅延時間を待たずに
他の回路ともども停止し、他方、入力電源の１次側の電
源断を検出しても２次側では電源断とならない場合には
、セット出力信号により作動した遅延回路によりフリッ
プフロップ回路およびＣＰＵがリセットされ、ＣＰＵの
自動再スタートが行なわれる。
つぎに、この発明を、その１実施例を示しだ第１図およ
び第２図とともに詳細に説明する。
び第２図とともに詳細に説明する。
第１図において、前記と同一記号は同一物を示すものと
し、（７）は入力電源（８）の１次側電圧が全波整流回
路（２）を介して入力され該入力電圧が設定値以下に低
下したときフォトカプラ（５）の発光ダイオード（Ｄ）
を点灯するレベル検出回路であり、電圧設定用の可変抵
抗（ＶＢ２）、逆流防止用ダイオード（Ｄ）、平滑用コ
ンデンサ（Ｃ２）、抵抗（Ｒ４）、定電圧ダイオード（
ＺＤ）およびレベル判定器（４）により構成されており
、コンデンサ（Ｃ２）、抵抗（Ｒ４）およびダイオード
（ＺＤ）は判定器（４）の電源電圧を安定化するための
ものである。（８）は入力電源であり、ＡＣ電源（１）
の電圧を直流に変換し、システムの全回路にたとえばＤ
Ｃ＋５Ｖの２次側電圧（制御電圧）を供給するだめのＡ
Ｃ／ＤＣ変換器である。
し、（７）は入力電源（８）の１次側電圧が全波整流回
路（２）を介して入力され該入力電圧が設定値以下に低
下したときフォトカプラ（５）の発光ダイオード（Ｄ）
を点灯するレベル検出回路であり、電圧設定用の可変抵
抗（ＶＢ２）、逆流防止用ダイオード（Ｄ）、平滑用コ
ンデンサ（Ｃ２）、抵抗（Ｒ４）、定電圧ダイオード（
ＺＤ）およびレベル判定器（４）により構成されており
、コンデンサ（Ｃ２）、抵抗（Ｒ４）およびダイオード
（ＺＤ）は判定器（４）の電源電圧を安定化するための
ものである。（８）は入力電源であり、ＡＣ電源（１）
の電圧を直流に変換し、システムの全回路にたとえばＤ
Ｃ＋５Ｖの２次側電圧（制御電圧）を供給するだめのＡ
Ｃ／ＤＣ変換器である。
（９）はクリヤ端子（ＣＬＲ）がフォトカブラ（５）の
フォトトランジスタ（Ｔｒ）のコレクタに接続された電
源断検出時間設定用のカウンタ、（１０は一方の入力端
子にクロック信号ＣＬＫのロウレベル信号が有効信号と
して入力されたアンドゲート回路であり、その反転出力
信号がカウンタ（９）のクロック端子（’ＣＫ）に入力
され、カウンタ（９）が、クリヤ端子（ＣＬＪＫロウレ
ベル信号が入力されたとき、クロック端子（ＣＫ）への
入力パルス信号の立下りによりカウントアツプする。
フォトトランジスタ（Ｔｒ）のコレクタに接続された電
源断検出時間設定用のカウンタ、（１０は一方の入力端
子にクロック信号ＣＬＫのロウレベル信号が有効信号と
して入力されたアンドゲート回路であり、その反転出力
信号がカウンタ（９）のクロック端子（’ＣＫ）に入力
され、カウンタ（９）が、クリヤ端子（ＣＬＪＫロウレ
ベル信号が入力されたとき、クロック端子（ＣＫ）への
入力パルス信号の立下りによりカウントアツプする。
ｑｌ）はセット端子（Ｓ）がカウンタ（９）の所定の電
源断検出時間を形成する出力ピンに接続され出力端子（
Ｑ）がＣＰＵ（６＋の割込み端子（ＮΔｌｉ）に接続さ
れたフリップフロップ回路（以下ＦＦ回路という）であ
り、クロック（９）のカウントアツプ出力によりＦＦ回
路αηがセットされて七ノド出力信号がＣＰ Ｕ ｔ６
１に停電割込み信号として入力される。なお、カウンタ
（９）のカウントアツプ出力はそのロウレベル信号を有
効信号としてアンドゲート回路００の他方の入力端子に
も入力される。ここで、ＦＦ回路αＤのセット端子（Ｓ
）に接続されるカウンタ（９）の出力ピンを替えること
により電源断検出時間を可変することができる。
源断検出時間を形成する出力ピンに接続され出力端子（
Ｑ）がＣＰＵ（６＋の割込み端子（ＮΔｌｉ）に接続さ
れたフリップフロップ回路（以下ＦＦ回路という）であ
り、クロック（９）のカウントアツプ出力によりＦＦ回
路αηがセットされて七ノド出力信号がＣＰ Ｕ ｔ６
１に停電割込み信号として入力される。なお、カウンタ
（９）のカウントアツプ出力はそのロウレベル信号を有
効信号としてアンドゲート回路００の他方の入力端子に
も入力される。ここで、ＦＦ回路αＤのセット端子（Ｓ
）に接続されるカウンタ（９）の出力ピンを替えること
により電源断検出時間を可変することができる。
０２はＦＦ回路αυからのセット出力信号により作動し
クロック信号ＣＬＫにより経時動作する遅延回路であり
、ＡＣ電源（１）の停電から入力電圧（８）の２次側電
圧が許容範囲より低下するまでの時間とカウンタ（９）
の電源断検出時間（カウント時間）との差の時間より多
少大きい遅延時間が設定されている。
クロック信号ＣＬＫにより経時動作する遅延回路であり
、ＡＣ電源（１）の停電から入力電圧（８）の２次側電
圧が許容範囲より低下するまでの時間とカウンタ（９）
の電源断検出時間（カウント時間）との差の時間より多
少大きい遅延時間が設定されている。
（１３はたとえば単安定マルチパイプレークからなるリ
セット回路であり、遅延回路αりからの信号によりＦＦ
回路αηのリセット端子（Ｒ）およびＣＰＵ（６１のリ
セット端子（ＲＥＳＥＴ）にそれぞれ所定パルス幅のリ
セット回路を出力する。
セット回路であり、遅延回路αりからの信号によりＦＦ
回路αηのリセット端子（Ｒ）およびＣＰＵ（６１のリ
セット端子（ＲＥＳＥＴ）にそれぞれ所定パルス幅のリ
セット回路を出力する。
つぎに、前記実施例の動作を各部の信号波形を示した第
２図を用いて説明する。
２図を用いて説明する。
入力電源（８）の１次側電圧、すなわちＡＣ電源（υの
出力電圧が入力されるレベル検出回路（７）では、入力
電圧が設定値Ｖ以下に低下すると、これをレベル判定器
（４）で検出して発光ダイオード（Ｄ）を点灯するため
、これを受光したフォトトランジスタ（Ｔｒ）がオン状
態となってカウンタ（９）のクリヤ端子（ＣＬＲ）にロ
ウレベル信号が入力され、カウンタ（９）が起動する。
出力電圧が入力されるレベル検出回路（７）では、入力
電圧が設定値Ｖ以下に低下すると、これをレベル判定器
（４）で検出して発光ダイオード（Ｄ）を点灯するため
、これを受光したフォトトランジスタ（Ｔｒ）がオン状
態となってカウンタ（９）のクリヤ端子（ＣＬＲ）にロ
ウレベル信号が入力され、カウンタ（９）が起動する。
この場合、ＡＣ電圧が全波整流されて検出回路（７）に
入力されるため、電源正常時でも全波整流出力が設定値
Ｖ′以下に低下する毎にカウンタ（９）が起動されるが
、全波整流出力は短い時間の一定周期毎に設定値７７以
上になるだめ、カウンタ（９）はその都度カウントアッ
プ以前にクリヤされ、電源断が検出されることはない。
入力されるため、電源正常時でも全波整流出力が設定値
Ｖ′以下に低下する毎にカウンタ（９）が起動されるが
、全波整流出力は短い時間の一定周期毎に設定値７７以
上になるだめ、カウンタ（９）はその都度カウントアッ
プ以前にクリヤされ、電源断が検出されることはない。
そして、ＡＣ電源（１）が１＋時に停電すると、入力電
源（８）の１次側電圧の消失により前述の要領でカウン
タ（９）が起動し、電源断検出時間Ｔ＋が経過したも２
時、カウンタ（９）のカウントアツプ出力によすＦＦ回
路０１）がセットされるとともに、このカウントアツプ
出力がアンドゲート回路ＱＧの他方の入力端子をハイレ
ベルにするためクロック信号ＣＬＫのクロック（９）の
クロック端子（ＣＫ）への入力が阻止され、カウンタ（
９）の出力保持がなされる。なお、１＋時の停電後カウ
ンタ（９）の電源断検出時間Ｔ＋内に電源が回復すると
、検出回路（７）からの信号によりカウンタ（９）はク
リヤされる。
源（８）の１次側電圧の消失により前述の要領でカウン
タ（９）が起動し、電源断検出時間Ｔ＋が経過したも２
時、カウンタ（９）のカウントアツプ出力によすＦＦ回
路０１）がセットされるとともに、このカウントアツプ
出力がアンドゲート回路ＱＧの他方の入力端子をハイレ
ベルにするためクロック信号ＣＬＫのクロック（９）の
クロック端子（ＣＫ）への入力が阻止され、カウンタ（
９）の出力保持がなされる。なお、１＋時の停電後カウ
ンタ（９）の電源断検出時間Ｔ＋内に電源が回復すると
、検出回路（７）からの信号によりカウンタ（９）はク
リヤされる。
さらに、ＦＦ回路αυのセットにより出力端子（Ｑ）よ
りハイレベルのセット出力信号が出力されると、ＣＰＵ
（６１に停電割込みがかけられるとともに、遅延回路（
イ）が作動する。このＣＰｔＨ１６１への停電割込み信
号となるセット出力信号はＦＦ回路Ｏυにより出力保持
されるため、ＡＣ電源（１）に連続的な瞬断が発生して
もＣＰＵ（６１は確実にパワーフェイル処理を実行する
ことになる。
りハイレベルのセット出力信号が出力されると、ＣＰＵ
（６１に停電割込みがかけられるとともに、遅延回路（
イ）が作動する。このＣＰｔＨ１６１への停電割込み信
号となるセット出力信号はＦＦ回路Ｏυにより出力保持
されるため、ＡＣ電源（１）に連続的な瞬断が発生して
もＣＰＵ（６１は確実にパワーフェイル処理を実行する
ことになる。
ところで、前記したように１＋時にＡＣ電源（１）が停
電すると、入力電源（８）の２次側電圧がし１時より徐
々に低下するが、２次側電圧の電圧低下が定格電圧の５
％以内（許容範囲）のむ３時、ＡＣ電源（１）が回復す
ると、システムの各回路は正常に動作し続け、入力電源
（８）の１次側電圧が設定値Ｖ１以上になるｔ、４時に
レベル検出回路（７）からの信号によりカウンタ（９）
がクリヤされるとともに、もしも１＋時の停電後電源回
復がなかったとしたら２次側電圧が許容範囲より低下し
たであろう時刻より後のも５時、遅延回路αつより信号
が出力され、リセット回路ｏ３を介してＦＦ回路συお
よびＣＰ Ｕ （６１に所定パルス幅のりセット信号が
入力される。したがって、ＦＦ回路αυのリセットによ
り停電割込み信号が消滅するとともに、パワーフェイル
処理の実行中もしくは完了後のＣＰｔＨ６１がリセット
され、ＣＰ Ｕ ｆ６＋が割込み前の処理を再開する。
電すると、入力電源（８）の２次側電圧がし１時より徐
々に低下するが、２次側電圧の電圧低下が定格電圧の５
％以内（許容範囲）のむ３時、ＡＣ電源（１）が回復す
ると、システムの各回路は正常に動作し続け、入力電源
（８）の１次側電圧が設定値Ｖ１以上になるｔ、４時に
レベル検出回路（７）からの信号によりカウンタ（９）
がクリヤされるとともに、もしも１＋時の停電後電源回
復がなかったとしたら２次側電圧が許容範囲より低下し
たであろう時刻より後のも５時、遅延回路αつより信号
が出力され、リセット回路ｏ３を介してＦＦ回路συお
よびＣＰ Ｕ （６１に所定パルス幅のりセット信号が
入力される。したがって、ＦＦ回路αυのリセットによ
り停電割込み信号が消滅するとともに、パワーフェイル
処理の実行中もしくは完了後のＣＰｔＨ６１がリセット
され、ＣＰ Ｕ ｆ６＋が割込み前の処理を再開する。
つぎに、ＡＣ電源（１）がも６時に停電すると、＠述と
同様の要領で、１７時にカウンタ（９）の出力によりＦ
Ｆ回路０１）がセットされ、そのセット出力信号により
ＣＰＵ（６１に停電割込みがかけられるとともに、遅延
回路曽が作動するが、この停電後に電源回復がなくも８
時に２次側電圧が許容範囲より低下すると、パワーフェ
イル処理を完了したＣ Ｐ Ｕ （６１のみならずシス
テムの全回路が停止するため、遅延回路α２もその遅延
時間を待たずに停止し、リセット信号が出力されること
はない。
同様の要領で、１７時にカウンタ（９）の出力によりＦ
Ｆ回路０１）がセットされ、そのセット出力信号により
ＣＰＵ（６１に停電割込みがかけられるとともに、遅延
回路曽が作動するが、この停電後に電源回復がなくも８
時に２次側電圧が許容範囲より低下すると、パワーフェ
イル処理を完了したＣ Ｐ Ｕ （６１のみならずシス
テムの全回路が停止するため、遅延回路α２もその遅延
時間を待たずに停止し、リセット信号が出力されること
はない。
以上のように、この発明の電源断検出方法によると、入
力電源の１次側電圧が設定値以下に低下してこれがカウ
ンタのカウント動作時間（電源断検出時間）継続した場
合に、フリップフロップ回路をセットしてＣＰＵに停電
割込みをかけるとともに、この割込み信号をフリップフ
ロップ回路で保持するため、その後の入力電源の連続的
な瞬断に対して割込み誤動作を生じることはなく、ＣＰ
Ｕに確実にパワーフェイル処理を行なわせることができ
るものであり、さらに、入力電源の１次側で電源断が検
出されても２次側で電源断とならない場合には、セット
出力信号により作動した遅延回路の遅延出力によりフリ
ップフロップ回路およびＣＰＵをリセットすることがで
きるため、パワーフェイル処理を完了したＣＰＵに処理
の継続を行なわせることができ、ＣＰＵの自動再スター
ト機能を得ることができるものである。
力電源の１次側電圧が設定値以下に低下してこれがカウ
ンタのカウント動作時間（電源断検出時間）継続した場
合に、フリップフロップ回路をセットしてＣＰＵに停電
割込みをかけるとともに、この割込み信号をフリップフ
ロップ回路で保持するため、その後の入力電源の連続的
な瞬断に対して割込み誤動作を生じることはなく、ＣＰ
Ｕに確実にパワーフェイル処理を行なわせることができ
るものであり、さらに、入力電源の１次側で電源断が検
出されても２次側で電源断とならない場合には、セット
出力信号により作動した遅延回路の遅延出力によりフリ
ップフロップ回路およびＣＰＵをリセットすることがで
きるため、パワーフェイル処理を完了したＣＰＵに処理
の継続を行なわせることができ、ＣＰＵの自動再スター
ト機能を得ることができるものである。
第１図および第２図はこの発明の電源断検出方法の１実
施例を示し、第１図は回路図、第２図は動作説明用の波
形図、第３図および第４図は従来の電源断検出方法を示
す回路図および動作説明用の波形図である。 （１） −Ａ Ｃ人力′電源、（６１−ＣＰＵ 、 （
９）−：ｔｙ ウニｙ 夕、０υ・・・フリップフロッ
プ回路、ａ４・・・遅延回路。 第２図
施例を示し、第１図は回路図、第２図は動作説明用の波
形図、第３図および第４図は従来の電源断検出方法を示
す回路図および動作説明用の波形図である。 （１） −Ａ Ｃ人力′電源、（６１−ＣＰＵ 、 （
９）−：ｔｙ ウニｙ 夕、０υ・・・フリップフロッ
プ回路、ａ４・・・遅延回路。 第２図
Claims (1)
- （１）マイクロコンピュータを使用したシステムの電源
断検出方法において、前記システムの各回路に２次側電
圧を供給する入力電源の１次側電圧が設定値以下に低下
することによりカウンタを起動し、前記カウンタのカウ
ントアップ出力によりフリップフロップ回路をセットし
、該セット出力信号によりＣＰＵに停電割込みを入力す
るとともに、遅延回路を作動し、前記１次側電圧の設定
値以下の低下から前記２次側電圧が許容範囲より低下す
るまでの時間の後に、前記遅延回路より前記フリップフ
ロップ回路および前記ＣＰＵにそれぞれリセット信号を
出力することを特徴とする電源断検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29807385A JPS62155721A (ja) | 1985-12-27 | 1985-12-27 | 電源断検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29807385A JPS62155721A (ja) | 1985-12-27 | 1985-12-27 | 電源断検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62155721A true JPS62155721A (ja) | 1987-07-10 |
Family
ID=17854793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29807385A Pending JPS62155721A (ja) | 1985-12-27 | 1985-12-27 | 電源断検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62155721A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH054220U (ja) * | 1991-04-12 | 1993-01-22 | 三菱電機株式会社 | 空気調和機の電源リセツト手段 |
| US7373529B2 (en) | 2002-06-28 | 2008-05-13 | Fujitsu Limited | Performing a power supply check for an information storage device to increase power consumption in a stepwise manner |
-
1985
- 1985-12-27 JP JP29807385A patent/JPS62155721A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH054220U (ja) * | 1991-04-12 | 1993-01-22 | 三菱電機株式会社 | 空気調和機の電源リセツト手段 |
| US7373529B2 (en) | 2002-06-28 | 2008-05-13 | Fujitsu Limited | Performing a power supply check for an information storage device to increase power consumption in a stepwise manner |
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