JPS62154758A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPS62154758A JPS62154758A JP29268685A JP29268685A JPS62154758A JP S62154758 A JPS62154758 A JP S62154758A JP 29268685 A JP29268685 A JP 29268685A JP 29268685 A JP29268685 A JP 29268685A JP S62154758 A JPS62154758 A JP S62154758A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に多層配縁を有する半導体装置
の配線(電極)構造及び配′fM(電極)形成技術に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to a wiring (electrode) structure and a wiring fM (electrode) formation technique for a semiconductor device having multilayer wiring.
多層配線構造で層間に形成されろ絶縁膜で必要とされる
条件は配線間の電気的絶縁の完全性と表面配線層形成に
対する表面形状(平坦性)である。The conditions required for an insulating film formed between layers in a multilayer wiring structure are the completeness of electrical insulation between wirings and the surface shape (flatness) for forming a surface wiring layer.
層間膜の平坦化技術として面相などの有機絶縁膜を使う
方法と無機絶縁膜を使う方法とがある。As techniques for planarizing interlayer films, there are two methods: one using an organic insulating film such as a surface layer, and the other using an inorganic insulating film.
(株)工業鯛食会発行′電子材料1982年3月p38
−4Or超LSI用多層配線技術とデバイスへの応用」
前者の場合は絶縁膜上面の平坦化性に丁ぐれており、後
者の場合は耐熱性、化学安定性の点て丁ぐれている。本
発明は後者すなわち有機絶縁膜を利用する場合を対象と
する。Published by Kogyo Taishokukai Co., Ltd.'Electronic Materials March 1982 p38
- Multilayer wiring technology for 4Or ultra-LSI and its application to devices'' The former has poor flatness of the top surface of the insulating film, while the latter has poor heat resistance and chemical stability. The present invention is directed to the latter case, that is, the case where an organic insulating film is used.
たとえばI2Lのごとき微細な配線が複雑に入り組んで
形成されている回路の場合、互いに接近した電極取り出
し部の間で絶縁膜に透孔(スルーホール)をあけた場合
の目合せ及び透孔の寸法が問題になることが検討により
わかった。For example, in the case of a circuit such as I2L that is formed with intricately intricate fine wiring, the alignment and dimensions of the through hole when a through hole is made in the insulating film between the electrode extraction parts that are close to each other. The study revealed that this is a problem.
第11図乃至第14図は従来のI2Lにおける2層配線
形成方法の例を工程断面図により示すものである。FIGS. 11 to 14 are process sectional views showing an example of a conventional method for forming two-layer wiring in I2L.
第11図において、1はn型Si基板、2はインジェク
タとなるp拡散層、3はインバーストランジスタのベー
スp拡散層、4は同じくコレクタn+層である。5は基
板表面に形成された熱酸化膜(Sin、膜)である。こ
のS iOt膜5に対しホトエッチを行ってコンタクト
孔6をあける。In FIG. 11, 1 is an n-type Si substrate, 2 is a p-diffusion layer serving as an injector, 3 is a base p-diffusion layer of an inverse transistor, and 4 is a collector n+ layer. 5 is a thermal oxide film (Sin, film) formed on the substrate surface. This SiOt film 5 is photo-etched to form a contact hole 6.
次いで全面にA、6に蒸着等により1μm厚さにデポジ
ットし、ホトエッチして第1層A4配線(電極)7を形
成する。全面にスビ;/す塗布法等により層間膜として
ポリイミド系樹脂を形成し、2.2μm程度の厚さに発
面平坦なポリイミド系樹脂膜8を形成し、ホトエッチに
より第1層配線の一部に開口°する透孔(スルーホール
)9をあける。Next, a 1 μm thick layer is deposited on the entire surface of A, 6 by vapor deposition or the like, and photoetched to form a first layer A4 wiring (electrode) 7. A polyimide resin is formed as an interlayer film on the entire surface by a coating method or the like, and a polyimide resin film 8 with a flat surface is formed to a thickness of about 2.2 μm, and a part of the first layer wiring is formed by photoetching. A through hole 9 is opened.
(第12図)
このあと全面にA、、eを蒸着し、ホトエッチにより一
部で第1層A−e配線と導通ずる第1層A4配線(電極
)10を形成する。(第13図)上記方法を実施する場
合、第14図に示すように第1層A−!3配森7と透孔
9との間のエツチングマスクパターンの位置合せ余裕を
必要とすること。(FIG. 12) Thereafter, A, . (FIG. 13) When carrying out the above method, as shown in FIG. 14, the first layer A-! 3. A margin for positioning the etching mask pattern between the three-way forest 7 and the through hole 9 is required.
及び透孔9の寸法をコンタクト孔60寸法よりも大きく
とらなければ導通がとれない。このようなことは微細な
加工となるととくに起りや丁い。この場合、隣り合う電
極(コンタクト孔)間隔を充分にとる必要があり、位置
合せ余裕とコンタクト孔の径を考慮すると素子の寸法を
大きくしなければならず、このことは集積度の低下を米
た丁ことになった。Also, conduction cannot be achieved unless the dimensions of the through hole 9 are made larger than the dimensions of the contact hole 60. This is especially true when it comes to fine processing. In this case, it is necessary to provide a sufficient distance between adjacent electrodes (contact holes), and the dimensions of the element must be increased considering the alignment margin and the diameter of the contact holes, which may reduce the degree of integration. It turned out to be a big deal.
本発明は前記した問題点を克服するためになされたもの
で、第1層配線と層間膜の透孔との間の位置合せ余裕を
考慮することな(、素子寸法を微細化できる多層配線構
造及びこれを実現できる寸法を提供することを目的とす
る。The present invention has been made in order to overcome the above-mentioned problems, and it is possible to create a multilayer wiring structure that allows miniaturization of element dimensions without considering the alignment margin between the first layer wiring and the through hole of the interlayer film. The purpose is to provide dimensions that can realize this.
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述ならびに添付図面からあきらかになるであ
ろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明子れば下記のとおりである。A brief summary of typical inventions disclosed in this application is as follows.
丁なわち、半導体基体の一主表面に第1層及び第2RI
IのAll配線層層間膜介して多層に形成するにあたり
て、第1層A、6配線を形成後、これを埋めこむように
有機絶縁膜を厚(形成し、この有機絶縁膜の一部をエン
チして、第1層A4配線と接続される第1層A−e配線
の一部の上面部を露出し、かつ上記上面部よりも広い開
口部を形成し、この開口部内で第1層絶縁膜mK接続す
る第1層A4配線を形成するものである。That is, the first layer and the second RI are formed on one main surface of the semiconductor substrate.
In forming multi-layered All wiring layer I via an interlayer film, after forming the first layer A and 6 wiring, a thick organic insulating film is formed to bury it, and a part of this organic insulating film is etched. Then, a part of the upper surface of the first layer A-e wiring connected to the first layer A4 wiring is exposed, and an opening wider than the upper surface is formed, and the first layer insulation is formed within this opening. This is to form a first layer A4 wiring connected to the film mK.
上記した手段によれば、第1層A、6配線と層間絶縁膜
の開口部との間でマスク位置合せ余裕を考慮する必要が
な(なり、素子面積の増大を招くことなく集積度も向上
でき前記の目的を達成するものである。According to the above-mentioned means, there is no need to consider the mask alignment margin between the first layer A, 6 wiring and the opening of the interlayer insulating film (therefore, the degree of integration is improved without increasing the device area) This achieves the above objectives.
〔実施例1〕
第1図は本発明の代表的な実施例を示すものであって2
層配線な有する半導体装置の断面図である。[Example 1] Figure 1 shows a typical example of the present invention.
1 is a cross-sectional view of a semiconductor device having layer wiring.
1は半導体基板でたとえばn(p)型Siからなる。4
は半導体素子の一部でたとえばp(n)型拡散層からな
る。5は熱酸化によろ5i02、PSG(リン・シリケ
ート・ガラス)等からなる表面絶縁物膜である。7は第
1層A4配線(電極)でコンタクト孔6を通じて基板の
p(n)型拡散層4にオーミックコンタクトする。8は
第1層絶縁膜でたとえばポリイミド系樹脂からなり電極
7を埋め込むようKこれよりも十分に厚く形成される。Reference numeral 1 denotes a semiconductor substrate made of, for example, n(p) type Si. 4
is a part of a semiconductor element and is made of, for example, a p(n) type diffusion layer. 5 is a surface insulating film formed by thermal oxidation 5i02, PSG (phosphorus silicate glass), or the like. 7 is a first layer A4 wiring (electrode) that makes ohmic contact with the p(n) type diffusion layer 4 of the substrate through the contact hole 6. A first layer insulating film 8 is made of polyimide resin, for example, and is formed to be sufficiently thicker than K so as to embed the electrode 7 therein.
11は開口部であって、第1層絶縁膜表面にあけられ、
第1I傷A−e配線7の上面部が露出する深さく絶縁膜
5に到達しない深さ)を有し、かつ周辺部に広がる平坦
面を有する。10は第2層A2配線であって、上記開口
部11内で第1層Aぷ配線に接続するように形成される
。Reference numeral 11 denotes an opening, which is formed on the surface of the first layer insulating film;
The first I flaw A-e has a depth that exposes the upper surface of the wiring 7 (a depth that does not reach the insulating film 5), and has a flat surface that spreads to the periphery. Reference numeral 10 denotes a second layer A2 wiring, which is formed within the opening 11 so as to be connected to the first layer A2 wiring.
第2図は第1図における2層の配線構造の各パターンを
示す平面図である。FIG. 2 is a plan view showing each pattern of the two-layer wiring structure in FIG. 1.
同図に示すように本発明によれば第1層A2配線7に対
して絶縁膜8にあげる開口部(スルーホール)11は目
合せをする必要がなく、第1層A2配線7に比して十分
に広くとりさえすればよい。As shown in the figure, according to the present invention, there is no need to align the opening (through hole) 11 in the insulating film 8 with respect to the first layer A2 wiring 7, and compared to the first layer A2 wiring 7. All you have to do is make it wide enough.
第2層A4配線10は第1層A2配線と重なればよいか
ら開口部を考慮することがな(小さい寸法とすることが
できる。Since the second layer A4 wiring 10 only needs to overlap the first layer A2 wiring, there is no need to consider the opening (it can be made small in size).
〔実施例2〕
第3図乃至第7図は本発明の他の一実施例を示し、2層
配厭形成プロセスの工程断面図である。[Embodiment 2] FIGS. 3 to 7 show another embodiment of the present invention, and are process sectional views of a two-layer pattern forming process.
以下各工程にそりて詳述する。Each step will be explained in detail below.
(1)Si基板1表面に周知の選択拡散プロセスにより
拡散層4を形成したものを用意し、拡散マスクに利用し
た酸化膜5に対し、コンタクトホトエッチを行ってコン
タクト孔6をあける。(第3図)+2)A77層(スパ
ッタ)、ホトエッチによりコンタクト孔を通じて拡散層
にオーミックコンタクトする第1層A2配線(電極)7
を形成する。(1) A diffusion layer 4 is prepared on the surface of a Si substrate 1 by a well-known selective diffusion process, and a contact hole 6 is formed by performing contact photoetching on the oxide film 5 used as a diffusion mask. (Figure 3) +2) A77 layer (sputtered), first layer A2 wiring (electrode) 7 that makes ohmic contact with the diffusion layer through the contact hole by photoetching
form.
(第4図)
(3)全面に第1層絶縁膜としてポリイミド系樹脂8を
形成する。このポリイミド系樹脂は、たとえは芳香族ジ
アミンと芳香族テトラカルボン酸無水物とを反応して得
られるポリイミド系樹脂のプレポリマー溶液をスピンナ
塗布した後溶媒成分を蒸発させ、200−300℃で熱
処理して重合硬化したものである。この第1層間絶縁膜
8は第11+4配腺(厚さ1μm)を埋め込むように十
分に厚< (2,2μm程度)し、表面は段差のない平
坦面を有する。(FIG. 4) (3) Polyimide resin 8 is formed as a first layer insulating film on the entire surface. This polyimide resin is produced by applying a prepolymer solution of polyimide resin obtained by reacting aromatic diamine and aromatic tetracarboxylic anhydride with a spinner, evaporating the solvent component, and heat-treating at 200-300°C. It is polymerized and cured. This first interlayer insulating film 8 is sufficiently thick (approximately 2.2 μm) so as to embed the 11+4th wiring (1 μm thick), and has a flat surface with no steps.
(第5図)
(4)第1層A2配線と導通丁べき部分にRIEホトエ
ッチ等により開口部11をあける。この開口部11は第
1層A2配称7の上面が露出する深さで、それよりも広
(なるようにあけられる。(@6図)
(5) A[蒸着、ホトエッチにより第1層A2配線
10を形成する。この第2層A)配線の一部は開口部1
1内で第1層A2配線7に接続される。(第7図)
本発明によれば、前記実施例で説明した場合と同様に第
1層A2配線7に対して絶縁膜8に開口部11をあけろ
際に特に目合せの必要がなく、ホトエッチが容易となる
。第1層A2配線形成においても有利となる。(FIG. 5) (4) Openings 11 are made by RIE photoetching or the like in the portions that should be electrically connected to the first layer A2 wiring. This opening 11 has a depth that exposes the upper surface of the first layer A2 pattern 7, and is opened so that it is wider than that. (@Figure 6) (5) A A wiring 10 is formed. A part of this second layer A) wiring is formed in the opening 1.
1 and connected to the first layer A2 wiring 7. (FIG. 7) According to the present invention, there is no need for special alignment when opening the opening 11 in the insulating film 8 with respect to the first layer A2 wiring 7, as in the case described in the previous embodiment, and there is no need for photo-etching. becomes easier. This is also advantageous in forming the first layer A2 wiring.
〔実施例3〕
第8図、第9図は本発明なl2Lx有する半導体装置の
2層配線に適用した場合の実施例を示す断面図である。[Embodiment 3] FIGS. 8 and 9 are cross-sectional views showing an embodiment in which the present invention is applied to a two-layer wiring of a semiconductor device having l2Lx.
同図において、前掲第11図乃至第13図で説明した構
成部分と共通する部分には同一の指示番号が使用されて
いる。In this figure, the same reference numbers are used for parts common to the constituent parts explained in FIGS. 11 to 13 above.
第8図で示すように、基板1表面にインジヱクタ、ベー
ス、コレクタ等の拡散層2,3.4を形成し、第1層A
4電極7を形成した上にボリイミL’ !!Z xM
n’2 as +”−fp 2、#A RMm k’
4 jiff Q i Iu ど m 、t−m
tr■
絶縁膜の一部にコレクタ電極取出しのための開口部13
をあける。この開口部13は複数のコレクタ電極が同時
に露出する深さと寸法を有する横長大である。As shown in FIG. 8, diffusion layers 2, 3.4 such as an injector, base, and collector are formed on the surface of the substrate 1, and the first layer A
On top of the 4 electrodes 7 formed, there is a polyimide L'! ! Z xM
n'2 as +"-fp 2, #A RMm k'
4 jiff Q i Iu do m, t-m
tr■ Opening 13 for extracting the collector electrode in a part of the insulating film
Open. This opening 13 is large in width and has a depth and dimensions such that a plurality of collector electrodes are exposed simultaneously.
このあと第9図に示すように横長の開口部内で露出する
第1層A2配線(コレクタ電極)に接続する第1層A4
電極70を形成する。After this, as shown in FIG. 9, the first layer A4 is connected to the first layer A2 wiring (collector electrode) exposed in the horizontally long opening.
Electrode 70 is formed.
第10図は第9図に対応する多層の電極及び開口部のレ
イアウト図である。FIG. 10 is a layout diagram of multilayer electrodes and openings corresponding to FIG. 9.
この実施例で述べたように本発明によれば第1層A石配
線と開口部との目合せの必要がなくなり、したがって、
I”Lのコレクタから自由にスルーホールがとれ、同時
にI2Lの素子面積が大きくなることなく集積度を向上
できる効果を有する。As described in this embodiment, according to the present invention, there is no need for alignment between the first layer A stone wiring and the opening, and therefore,
Through-holes can be freely formed from the collector of I''L, and at the same time, the degree of integration can be improved without increasing the element area of I2L.
以上本発明者によつてなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
までもな(、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。Although the invention made by the present inventor has been specifically explained based on Examples above, the present invention is not limited to the above Examples (although various changes can be made without departing from the gist of the invention). Needless to say.
たとえば、第15図に示すように第1層Aぷ配線7の上
に層間絶縁膜8を厚く形成し、第2層への電極取出しの
ための開口部11をあけるのと同時に、ポンディングパ
ッドとなる部分で別の開口部14をあけるようにしても
よい。16はボンディングワイヤである。For example, as shown in FIG. 15, a thick interlayer insulating film 8 is formed on the first layer Ap wiring 7, and an opening 11 for taking out the electrode to the second layer is formed, and at the same time, a bonding pad is formed. Another opening 14 may be formed at the portion where the opening 14 is located. 16 is a bonding wire.
なお第2層A2配線10形成と同時にポンディングパッ
ドに上層のA1膜15を形成する。これよりマスク合せ
のレイアウトが容易になり、チップ上での回路設計に有
利となる。Note that at the same time as forming the second layer A2 wiring 10, an upper layer A1 film 15 is formed on the bonding pad. This facilitates mask alignment layout, which is advantageous for on-chip circuit design.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
すなわち、第1層A2配線(vL極)と層間膜のスルー
ホールとの目合せが不要となり素子面積の節減が可能と
なる。That is, alignment between the first layer A2 wiring (vL pole) and the through-hole of the interlayer film becomes unnecessary, and the device area can be reduced.
第1図は不発明の代表的な一実施例を示す断面図である
。
第2図は第1図に対応する平面図である。
第3図乃至第7図は本発明の一実施例を示す工程断面図
である。
第8図乃至第9図は本発明の他の実施例を示す一部工程
断面図である。
第10図は第9図に対応する平面図である。
第11図乃至第13図は従来のIIL電極形成のための
一例を示す工程断面図である。
第14図は第13図に対応する平面図である。
第15図は本発明の一応用例の断面図である。
1・・・i板(Si)、6・・・コンタクト孔、7・・
・第1層A2配線、8・・・層間絶縁膜(ポリイミド系
樹脂)、10・・・第2層A2配線、11・・・開口部
。FIG. 1 is a sectional view showing a typical embodiment of the invention. FIG. 2 is a plan view corresponding to FIG. 1. 3 to 7 are process cross-sectional views showing one embodiment of the present invention. FIGS. 8 and 9 are partial process cross-sectional views showing other embodiments of the present invention. FIG. 10 is a plan view corresponding to FIG. 9. FIGS. 11 to 13 are process cross-sectional views showing an example of conventional IIL electrode formation. FIG. 14 is a plan view corresponding to FIG. 13. FIG. 15 is a sectional view of one application example of the present invention. 1... i-plate (Si), 6... contact hole, 7...
- First layer A2 wiring, 8... Interlayer insulating film (polyimide resin), 10... Second layer A2 wiring, 11... Opening.
Claims (1)
層間絶縁膜を介して多層に形成された半導体装置であっ
て、第1層配線はこれよりも厚い層間絶縁膜によって埋
め込まれ、上記層間絶縁膜には一部の第1層配線の上面
部が露出する深さを有し、かつ上面部周辺に広がる平坦
底面を有する開口部が形成され、この開口部内で第2層
配線が第1層配線と導通されていることを特徴とする半
導体装置。 2、半導体基体の一主表面上の絶縁膜にコンタクト孔を
あけ、このコンタクト孔を通じて基体表面領域に接続す
る第1層配線を形成する工程、上記第1層配線を埋め込
むように層間絶縁膜を形成する工程、層間絶縁膜の一部
をエッチして第1層配線の上面が露出し、基体表面絶縁
膜には到達しない深さに開口部をあける工程、上記開口
部内で第1層配線に接続する第2層配線を形成する工程
とを含むことを特徴とする半導体装置の製造方法。 3、上記透孔の一部は隣接する複数の第1層配線が同時
に露出する共通の広い孔ある特許請求の範囲第2項に記
載の半導体装置の製造方法。[Claims] 1. A semiconductor device in which first and second layer wiring is formed in multiple layers on one main surface of a semiconductor substrate with an interlayer insulating film interposed therebetween, wherein the first layer wiring is The opening is buried in a thick interlayer insulating film and has a depth that exposes the upper surface of a portion of the first layer wiring, and has a flat bottom extending around the upper surface. A semiconductor device characterized in that a second layer wiring is electrically connected to a first layer wiring within an opening. 2. A step of forming a contact hole in the insulating film on one main surface of the semiconductor substrate and forming a first layer wiring that connects to the surface area of the substrate through the contact hole, and forming an interlayer insulating film so as to bury the first layer wiring. a step of etching a part of the interlayer insulating film to expose the upper surface of the first layer wiring and making an opening at a depth that does not reach the substrate surface insulating film; A method for manufacturing a semiconductor device, comprising the step of forming a second layer wiring for connection. 3. The method of manufacturing a semiconductor device according to claim 2, wherein a part of the through hole is a common wide hole through which a plurality of adjacent first layer wirings are simultaneously exposed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29268685A JPS62154758A (en) | 1985-12-27 | 1985-12-27 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29268685A JPS62154758A (en) | 1985-12-27 | 1985-12-27 | Semiconductor device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62154758A true JPS62154758A (en) | 1987-07-09 |
Family
ID=17784986
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29268685A Pending JPS62154758A (en) | 1985-12-27 | 1985-12-27 | Semiconductor device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62154758A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5220228A (en) * | 1990-02-16 | 1993-06-15 | Sankyo Seiki Mfg. Co., Ltd. | Rotating electric machine with bevelled armature poles |
JP2008278623A (en) * | 2007-04-27 | 2008-11-13 | Nippon Steel Corp | Highly efficient and low-noise motor |
JP2010233399A (en) * | 2009-03-27 | 2010-10-14 | Mitsubishi Electric Corp | Commutator motor, blower and vacuum cleaner |
-
1985
- 1985-12-27 JP JP29268685A patent/JPS62154758A/en active Pending
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