JPS62150404A - プログラムコントロ−ラ - Google Patents
プログラムコントロ−ラInfo
- Publication number
- JPS62150404A JPS62150404A JP29033385A JP29033385A JPS62150404A JP S62150404 A JPS62150404 A JP S62150404A JP 29033385 A JP29033385 A JP 29033385A JP 29033385 A JP29033385 A JP 29033385A JP S62150404 A JPS62150404 A JP S62150404A
- Authority
- JP
- Japan
- Prior art keywords
- sequencer
- input terminal
- output terminal
- sequencer unit
- units
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K7/00—Constructional details common to different types of electric apparatus
- H05K7/14—Mounting supporting structure in casing or on frame or rack
- H05K7/1462—Mounting supporting structure in casing or on frame or rack for programmable logic controllers [PLC] for automation or industrial process control
- H05K7/1468—Mechanical features of input/output (I/O) modules
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0423—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/20—Pc systems
- G05B2219/25—Pc structure of the system
- G05B2219/25315—Module, sequence from module to module, structure
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は表面縁部に入力端子と出力端子を備えた多数
のシーケンサユニットを有し、前記出力端子から負荷に
指令信号を供給し、また、負荷から動作信号を前記入力
端子に受け、予じめ周辺装置から入力されたプログラム
に従って負荷を制御するプログラムコントローラに関す
るものである。
のシーケンサユニットを有し、前記出力端子から負荷に
指令信号を供給し、また、負荷から動作信号を前記入力
端子に受け、予じめ周辺装置から入力されたプログラム
に従って負荷を制御するプログラムコントローラに関す
るものである。
第3図は従来のプログラムコントローラの斜視図であり
、第3図において、11el!は同じ幅寸法のシーケン
サユニットである。各シーケンサユニツ)lxshは、
表面縁部に入力端子2と出力端子3および各端子に対す
る入出力を表示する表示部4.5が設けられている。ま
た、−側面には接続端子6ae6bが設けられておシ、
この接続端子6a+6bを利用して隣接するシーケンサ
ユニット同志と周辺装置7を備えたCPU 8および負
荷(図示せず)とケーブル9を介して接続されている。
、第3図において、11el!は同じ幅寸法のシーケン
サユニットである。各シーケンサユニツ)lxshは、
表面縁部に入力端子2と出力端子3および各端子に対す
る入出力を表示する表示部4.5が設けられている。ま
た、−側面には接続端子6ae6bが設けられておシ、
この接続端子6a+6bを利用して隣接するシーケンサ
ユニット同志と周辺装置7を備えたCPU 8および負
荷(図示せず)とケーブル9を介して接続されている。
従来のプログラムコントローラは以上のように構成され
ているので、シーケンサユニ7 ) 11 +12は平
面状に並べて使用するだけで順次fB層することができ
ず、(つまシ、同一幅寸法のために積層によって入出力
端子が遮ぎられる)シーケンサユニッ)11+12の実
装密度を高めることができないという問題点があった。
ているので、シーケンサユニ7 ) 11 +12は平
面状に並べて使用するだけで順次fB層することができ
ず、(つまシ、同一幅寸法のために積層によって入出力
端子が遮ぎられる)シーケンサユニッ)11+12の実
装密度を高めることができないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、シーケンサユニットを積層使用できるように
して、実装密度を高めたプログラムコントローラを得る
ことを目的とする。
たもので、シーケンサユニットを積層使用できるように
して、実装密度を高めたプログラムコントローラを得る
ことを目的とする。
この発明に係るプログラムコントローラは、多数のシー
ケンサユニットを順次積層したとき表面縁部の入力端子
と出力端子を遮らないように、それぞれのシーケンサユ
ニットを異なる幅寸法としたものでちる。
ケンサユニットを順次積層したとき表面縁部の入力端子
と出力端子を遮らないように、それぞれのシーケンサユ
ニットを異なる幅寸法としたものでちる。
この発明における多数のシーケンサユニットは、それぞ
れ異なる幅寸法としたことにより、順次積層しても入力
端子と出力端子を遮ぎることか防止され、実装密度を上
げるために積層することを可能とする。
れ異なる幅寸法としたことにより、順次積層しても入力
端子と出力端子を遮ぎることか防止され、実装密度を上
げるために積層することを可能とする。
以下、この発明の一実施例を図について説明する。第1
図において、101 、ionはシーケンサユニット、
11はシーケンサユニッF iol +102の表面縁
部に設けた入力端子、12は入力端子11とは反対側の
縁部に設けた出力端子、13.14は入力端子11、出
力端子12と並設した表示部である。
図において、101 、ionはシーケンサユニット、
11はシーケンサユニッF iol +102の表面縁
部に設けた入力端子、12は入力端子11とは反対側の
縁部に設けた出力端子、13.14は入力端子11、出
力端子12と並設した表示部である。
シーケンサユニツ) 101 +102は積層したとき
、入力端子11と出力端子12を遮ざらないよう(で、
シーケンサユニット10.より同102は2T(Tは入
力端子、出力端子の幅寸法)だけ幅寸法が小さく形成さ
れている。
、入力端子11と出力端子12を遮ざらないよう(で、
シーケンサユニット10.より同102は2T(Tは入
力端子、出力端子の幅寸法)だけ幅寸法が小さく形成さ
れている。
15は周辺装置、16は周辺装置15からの入力に従っ
て、シーケンサユニット101,102のシーケンスを
プログラムするCPUであり、これをシーケンサユニッ
ト102に積層する場合には該シーケンサユニットより
2Tだけ幅寸法が小さく形成されている。
て、シーケンサユニット101,102のシーケンスを
プログラムするCPUであり、これをシーケンサユニッ
ト102に積層する場合には該シーケンサユニットより
2Tだけ幅寸法が小さく形成されている。
17はシーケンサユニット10t +102の4隅に設
けたねじ挿通穴、18はねじ挿通穴16に近接して各シ
ーケンサユニツ) 101 +102の4隅に設けたね
じ穴である。
けたねじ挿通穴、18はねじ挿通穴16に近接して各シ
ーケンサユニツ) 101 +102の4隅に設けたね
じ穴である。
第2図に示すように、シーケンサユニット10+−10
2を積層使用する場合は、まず、シーケンサユニット1
01を基板19の所定位置に載置し、4隅のねじ挿通穴
17に通したねじを基板のねじ穴にねじ込んで固定する
。
2を積層使用する場合は、まず、シーケンサユニット1
01を基板19の所定位置に載置し、4隅のねじ挿通穴
17に通したねじを基板のねじ穴にねじ込んで固定する
。
ついで、上記シーケンサユニット101の上にシーケン
サユニツ)10mを載置して、その4隅のねじ挿通穴1
7に通したねじをシーケンサユニット10、の表面のね
じ穴18にねじ込んで固定し、このシーケンサユニット
102の表面に同じ要領で、周辺装#15を備えたCP
U 16を固定する。
サユニツ)10mを載置して、その4隅のねじ挿通穴1
7に通したねじをシーケンサユニット10、の表面のね
じ穴18にねじ込んで固定し、このシーケンサユニット
102の表面に同じ要領で、周辺装#15を備えたCP
U 16を固定する。
そして、各シーケンサユニット101*101、CPU
16の間を、それぞれに設けられた接続端子20a。
16の間を、それぞれに設けられた接続端子20a。
20b 、 21に取付けたケーブル22を介して接続
する。
する。
上記実施例はシーケンサユニット101.102ヲ2段
に積1層したものであるが、幅寸法が2T異なるシーケ
ンサユニットをn個用意すれば、前記の積層要領でn段
に積層することができる。
に積1層したものであるが、幅寸法が2T異なるシーケ
ンサユニットをn個用意すれば、前記の積層要領でn段
に積層することができる。
また、41!を層時、図示例は各シーケンサユニット相
互をねじ止めしている人が、頻繁に取外ししない場合は
両面接着テープなどを利用して固定するようにしてもよ
い。
互をねじ止めしている人が、頻繁に取外ししない場合は
両面接着テープなどを利用して固定するようにしてもよ
い。
上記シーケンサユニツ) 101 、to2は第1図に
示すように、従来と同様に基板17あるいは機器扉など
の内面に並べて取付は固定することも容易である。この
場合、各シーケンサユニット、CPU。
示すように、従来と同様に基板17あるいは機器扉など
の内面に並べて取付は固定することも容易である。この
場合、各シーケンサユニット、CPU。
周辺装置の高さ寸法を略同−にしていることを可とする
。
。
以上のように、この発明によれば、多数のシーケンサユ
ニットを表面縁部に設けた入力端子および出力端子を遮
ぎることなく順次積層固定できるようKしたので、シー
ケンサユニットの実装密度を高めることができるととも
に必要に応じて薄形に並設固定することもできるという
効果がある。
ニットを表面縁部に設けた入力端子および出力端子を遮
ぎることなく順次積層固定できるようKしたので、シー
ケンサユニットの実装密度を高めることができるととも
に必要に応じて薄形に並設固定することもできるという
効果がある。
第1図はこの発明の一実施例によるプログラムコントロ
ーラの斜視図、第2図はシーケンサユニットを積層した
状態の同上図、第3図は従来のプログラムコントローラ
の斜視図である。 1o1.to鵞はシーケンサユニット、11は入力端子
、12は出力端子。 なお、図中、同一符号は同−又は相当部分を示す。 手続補正書(自発) 1!j′許庁長宮殿 1、事件の表示 特願昭60−290333号2、
発明の名称 ブ。グ、*:=ry)。−93、補正
をする者 5、補正の対象 6、補正の内容 (1)明細書第1頁第15行から第16行目「また、負
荷から動作信号を」とあるのを「また、外部入力機器か
ら動作信号を」と補正する。 (2)明細書第2頁第8行目rcPU8および負荷(図
示せず)」とあるのをrcPU8Jと補正する。 (3)別紙のとおり第1図を補正する。 7、添付書類の目録 (1)補正後の第1図を記載した書面 1通以上 +01.+02:ツーフンユニ二:・ト11: 人力
糧子 12: エカ喘子
ーラの斜視図、第2図はシーケンサユニットを積層した
状態の同上図、第3図は従来のプログラムコントローラ
の斜視図である。 1o1.to鵞はシーケンサユニット、11は入力端子
、12は出力端子。 なお、図中、同一符号は同−又は相当部分を示す。 手続補正書(自発) 1!j′許庁長宮殿 1、事件の表示 特願昭60−290333号2、
発明の名称 ブ。グ、*:=ry)。−93、補正
をする者 5、補正の対象 6、補正の内容 (1)明細書第1頁第15行から第16行目「また、負
荷から動作信号を」とあるのを「また、外部入力機器か
ら動作信号を」と補正する。 (2)明細書第2頁第8行目rcPU8および負荷(図
示せず)」とあるのをrcPU8Jと補正する。 (3)別紙のとおり第1図を補正する。 7、添付書類の目録 (1)補正後の第1図を記載した書面 1通以上 +01.+02:ツーフンユニ二:・ト11: 人力
糧子 12: エカ喘子
Claims (1)
- 表面縁部に入力端子と出力端子とを備えた多数のシーケ
ンサユニットを有するプログラムコントローラにおいて
、前記各シーケンサユニットを順次積層したとき前記入
力端子と出力端子とを遮らないようにそれぞれ異なる幅
寸法としたことを特徴とするプログラムコントローラ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29033385A JPS62150404A (ja) | 1985-12-25 | 1985-12-25 | プログラムコントロ−ラ |
EP19860117571 EP0227028B1 (en) | 1985-12-25 | 1986-12-17 | Program controller |
DE19863686405 DE3686405T2 (de) | 1985-12-25 | 1986-12-17 | Programmsteuerung. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29033385A JPS62150404A (ja) | 1985-12-25 | 1985-12-25 | プログラムコントロ−ラ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62150404A true JPS62150404A (ja) | 1987-07-04 |
Family
ID=17754706
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29033385A Pending JPS62150404A (ja) | 1985-12-25 | 1985-12-25 | プログラムコントロ−ラ |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0227028B1 (ja) |
JP (1) | JPS62150404A (ja) |
DE (1) | DE3686405T2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1218104B (it) * | 1986-06-27 | 1990-04-12 | Sgs Microelettronica Spa | Metodo di progettazione di microcalcolatori integrati e microcalcolatore integrato a struttura modulare ottenuto con il metodo suddetto |
SE466931B (sv) * | 1990-08-29 | 1992-04-27 | Asea Brown Boveri | Processanpassningssystem |
DE59909398D1 (de) * | 1999-03-30 | 2004-06-09 | Festo Ag & Co | 1-Chip-Rechneranordnung |
DE20003010U1 (de) * | 2000-02-18 | 2000-05-04 | Gesch Helmuth | Systemträger für frei programmierbare Bausteine |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57169810A (en) * | 1981-04-13 | 1982-10-19 | Matsushita Electric Works Ltd | Module of sequencer |
JPS6123209A (ja) * | 1984-07-10 | 1986-01-31 | Toyoda Mach Works Ltd | シ−ケンスコントロ−ラの数値制御装置用インタフエイス |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4500905A (en) * | 1981-09-30 | 1985-02-19 | Tokyo Shibaura Denki Kabushiki Kaisha | Stacked semiconductor device with sloping sides |
US4558914A (en) * | 1982-09-23 | 1985-12-17 | Gould Inc. | Readily expandable input/output construction for programmable controller |
-
1985
- 1985-12-25 JP JP29033385A patent/JPS62150404A/ja active Pending
-
1986
- 1986-12-17 EP EP19860117571 patent/EP0227028B1/en not_active Expired
- 1986-12-17 DE DE19863686405 patent/DE3686405T2/de not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57169810A (en) * | 1981-04-13 | 1982-10-19 | Matsushita Electric Works Ltd | Module of sequencer |
JPS6123209A (ja) * | 1984-07-10 | 1986-01-31 | Toyoda Mach Works Ltd | シ−ケンスコントロ−ラの数値制御装置用インタフエイス |
Also Published As
Publication number | Publication date |
---|---|
DE3686405T2 (de) | 1993-03-25 |
DE3686405D1 (de) | 1992-09-17 |
EP0227028A3 (en) | 1989-04-05 |
EP0227028B1 (en) | 1992-08-12 |
EP0227028A2 (en) | 1987-07-01 |
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