JPS62149211A - 入力制限回路 - Google Patents
入力制限回路Info
- Publication number
- JPS62149211A JPS62149211A JP28915885A JP28915885A JPS62149211A JP S62149211 A JPS62149211 A JP S62149211A JP 28915885 A JP28915885 A JP 28915885A JP 28915885 A JP28915885 A JP 28915885A JP S62149211 A JPS62149211 A JP S62149211A
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- JP
- Japan
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- input
- output
- circuit
- voltage
- time constant
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、インバータ装置等に使用される速度指令等の
入力信号電圧を、その変化に対しである指定された時定
数を持った信号電圧に変換する入力制限回路に関する。
入力信号電圧を、その変化に対しである指定された時定
数を持った信号電圧に変換する入力制限回路に関する。
[従来の技術]
入力制限回路としては、オペアンプとコンデンサを用い
た積分回路を基本にしたアナログ方式が一般に使われる
。最近では、アナログ−デジタル(A/D)変換回路を
用いて、入力信号電圧を直接デジタル信号に変換し、次
低数処理を行なうデジタル方式も用いられる様になって
きたが、分解能や速度応答性を良くするためには回路が
複雑となり、価格も高くなるという欠点がある。このた
め、現状ではアナログ方式の入力制限回路が主流となっ
ている。
た積分回路を基本にしたアナログ方式が一般に使われる
。最近では、アナログ−デジタル(A/D)変換回路を
用いて、入力信号電圧を直接デジタル信号に変換し、次
低数処理を行なうデジタル方式も用いられる様になって
きたが、分解能や速度応答性を良くするためには回路が
複雑となり、価格も高くなるという欠点がある。このた
め、現状ではアナログ方式の入力制限回路が主流となっ
ている。
従来のアナログ方式の入力制限回路の例を第2図を参照
して説明する。オペアンプ51、コンデンサ53、ダイ
オード54、抵抗55.56は二人角型の積分回路を構
成し、可変抵抗57.58の各可変端子の電位を入力し
て、出り端子69に出力している。ダイオード54は、
出力電圧に正電圧を発生させない為に設けられ、出力端
子69への出ノjは、常に負電圧である。この積分回路
の動作は出力端子69の電位を■0、コンデンサ53の
容量をCf、抵抗55.56の抵抗値を1【S(抵抗5
5.56の抵抗値は一般に同一の値を選ぶ為)、可変抵
抗57の可変端子の電位をVa、可変抵抗58の可変端
子の電位をVdとすると、と表わされる。また、オペア
ンプ2と抵抗63乃至67は、入力端子68の電位と出
力端子69の電位との比較回路を構成している。抵抗6
3乃至67は、それぞれの抵抗値をR63乃至R67を
表わし、これらは一般に次の条件で使用される。
して説明する。オペアンプ51、コンデンサ53、ダイ
オード54、抵抗55.56は二人角型の積分回路を構
成し、可変抵抗57.58の各可変端子の電位を入力し
て、出り端子69に出力している。ダイオード54は、
出力電圧に正電圧を発生させない為に設けられ、出力端
子69への出ノjは、常に負電圧である。この積分回路
の動作は出力端子69の電位を■0、コンデンサ53の
容量をCf、抵抗55.56の抵抗値を1【S(抵抗5
5.56の抵抗値は一般に同一の値を選ぶ為)、可変抵
抗57の可変端子の電位をVa、可変抵抗58の可変端
子の電位をVdとすると、と表わされる。また、オペア
ンプ2と抵抗63乃至67は、入力端子68の電位と出
力端子69の電位との比較回路を構成している。抵抗6
3乃至67は、それぞれの抵抗値をR63乃至R67を
表わし、これらは一般に次の条件で使用される。
(a) R64=R65,(b) R66=R67゜(
c ) R67> R65,(d ) R65> R6
4この条件の下で、入力端子68の電位をViとすると
、オペアンプ52の出力電圧VODはと表わせる。(2
)式において、Voは負電圧、Viは正電圧であるため
、(Vo +vi )は、入出力電圧の差となる。また
一般に抵抗63と抵抗67の関係は、R63>R67と
選ぶため、1Vol=lVilの近傍ではVopは(2
)式で得られる値を出力し、近傍以外では、lVi
l>lvo 1のとき、v optJ正のオペアンプの
電源型)王Vp(一般に+15V)よりオペアンプのド
ロップ分を除いた電圧、lVo l>lVi lのと
きVopは負のオペアンプ電源電圧VN (一般に一
15V)よりオペアンプ内のドロップ分を除いた電圧を
出力する。そしてこの出力電圧Vopは、正の時には、
ダイオード5つを介して、可変抵抗器57及び抵抗61
に印加され、負の時には、ダイオード60を介して、可
変抵抗器58及び抵抗62に印加される。ここで抵抗6
1.62は可変抵抗57.58の可変端子Va 、Vd
が共に○Vになり、フィードバック信号がなくなること
を防ぐためのバイアス用抵抗である。
c ) R67> R65,(d ) R65> R6
4この条件の下で、入力端子68の電位をViとすると
、オペアンプ52の出力電圧VODはと表わせる。(2
)式において、Voは負電圧、Viは正電圧であるため
、(Vo +vi )は、入出力電圧の差となる。また
一般に抵抗63と抵抗67の関係は、R63>R67と
選ぶため、1Vol=lVilの近傍ではVopは(2
)式で得られる値を出力し、近傍以外では、lVi
l>lvo 1のとき、v optJ正のオペアンプの
電源型)王Vp(一般に+15V)よりオペアンプのド
ロップ分を除いた電圧、lVo l>lVi lのと
きVopは負のオペアンプ電源電圧VN (一般に一
15V)よりオペアンプ内のドロップ分を除いた電圧を
出力する。そしてこの出力電圧Vopは、正の時には、
ダイオード5つを介して、可変抵抗器57及び抵抗61
に印加され、負の時には、ダイオード60を介して、可
変抵抗器58及び抵抗62に印加される。ここで抵抗6
1.62は可変抵抗57.58の可変端子Va 、Vd
が共に○Vになり、フィードバック信号がなくなること
を防ぐためのバイアス用抵抗である。
以上よりVa 、Vdの印加前の出力電圧をVo’、印
加時間をt、可変抵抗器57と抵抗61とがら成る分圧
器の分圧比をNa、可変抵抗器58と抵抗62とから成
る分圧器の分圧比をNdとすると、(1)式はlVo
1=lVi lの時Vo=一定
・・・(1−a)lVo l<lVi lの時 Vo =Vo−−1−Na−Vl)−t −<1−b
)f R5 1Vo l>lVi lの時 (J Rs となる。
加時間をt、可変抵抗器57と抵抗61とがら成る分圧
器の分圧比をNa、可変抵抗器58と抵抗62とから成
る分圧器の分圧比をNdとすると、(1)式はlVo
1=lVi lの時Vo=一定
・・・(1−a)lVo l<lVi lの時 Vo =Vo−−1−Na−Vl)−t −<1−b
)f R5 1Vo l>lVi lの時 (J Rs となる。
[発明が解決しようとする問題点1
以上のように従来回路においては、オペアンプ51の入
力を零にすると、オフセット電圧により、積分回路が動
作するために、常にフィードバックをかける為のバイア
ス抵抗61.62が必要となり、この為時間設定は最大
でも1:20位しかとれず、可変抵抗器57,58、抵
抗61.62から成る分圧回路が増幅器のアッテネータ
−の役割をしており、フィードバックゲインが分圧比を
大どした時に低下するという欠点があった。
力を零にすると、オフセット電圧により、積分回路が動
作するために、常にフィードバックをかける為のバイア
ス抵抗61.62が必要となり、この為時間設定は最大
でも1:20位しかとれず、可変抵抗器57,58、抵
抗61.62から成る分圧回路が増幅器のアッテネータ
−の役割をしており、フィードバックゲインが分圧比を
大どした時に低下するという欠点があった。
本発明は上記欠点を解決すべくなされたものであり、電
圧変化時間を広範囲に設定できる入力制限回路を提供す
ることを目的とする。
圧変化時間を広範囲に設定できる入力制限回路を提供す
ることを目的とする。
[問題点を解決するための手段]
すなわち本発明は、入力信号を任意に設定可能な時定数
を持たせて出力側に伝える入力制限回路において、入出
力の電圧差をアナログ処理してレベル検出をする入出力
比較回路と、時定数設定器を有し前記入出力比較回路の
出力により積分入力の正負を切換えるアナログスイッチ
と、このアナログスイッチを介して得られる積分入力に
応じて動作する積分回路を具備して成ることに特徴を有
する。
を持たせて出力側に伝える入力制限回路において、入出
力の電圧差をアナログ処理してレベル検出をする入出力
比較回路と、時定数設定器を有し前記入出力比較回路の
出力により積分入力の正負を切換えるアナログスイッチ
と、このアナログスイッチを介して得られる積分入力に
応じて動作する積分回路を具備して成ることに特徴を有
する。
[作用]
入出力制限回路の入出力電圧差のレベル検出を入出力比
較回路により行ない、この検出レベルに応じてアナログ
スイッチを開閉し、このアナログスイッチの開成時には
対応する直流電源から時定数設定器を介して積分回路に
積分入力を与えることによりフィードバックゲインガ°
時定数設定器の設定値に影響されない様にしたものであ
る。
較回路により行ない、この検出レベルに応じてアナログ
スイッチを開閉し、このアナログスイッチの開成時には
対応する直流電源から時定数設定器を介して積分回路に
積分入力を与えることによりフィードバックゲインガ°
時定数設定器の設定値に影響されない様にしたものであ
る。
[実施例]
以下、本発明の一実施例を第1図に示す回路図を参照し
て説明する。入出力比較回路1は入力電圧と出力電圧の
差電圧を検出する反転増幅器11と、この反転増幅器1
1の出力に応じてアナログスイッチ21.23を開閉す
るアナログスイッチ駆動回路12とから成る。さらに反
転増幅器11はオペアンプ111.抵抗112,114
,115.116.ダイオード113により構成される
。
て説明する。入出力比較回路1は入力電圧と出力電圧の
差電圧を検出する反転増幅器11と、この反転増幅器1
1の出力に応じてアナログスイッチ21.23を開閉す
るアナログスイッチ駆動回路12とから成る。さらに反
転増幅器11はオペアンプ111.抵抗112,114
,115.116.ダイオード113により構成される
。
ここで抵抗114はオフセット電圧を小さくする為の抵
抗であり、ダイオード113は出力に負電圧が発生する
ことを防ぎ次段のトランジスタのベース−エミッタ間に
大きな負電圧を印加させない為のものである。2つの入
力端子には入力端子10と出力端子40が接続されてお
り、抵抗112゜115.116の抵抗値を各 R11
2、RIIS 。
抗であり、ダイオード113は出力に負電圧が発生する
ことを防ぎ次段のトランジスタのベース−エミッタ間に
大きな負電圧を印加させない為のものである。2つの入
力端子には入力端子10と出力端子40が接続されてお
り、抵抗112゜115.116の抵抗値を各 R11
2、RIIS 。
R116とすると、一般にR115= R116である
ので、オペアンプ111の出力電圧VODは1Vol>
Viの時 1■01≦Viの時 vopモ0 ・・・・・
・ (3−b)となる。
ので、オペアンプ111の出力電圧VODは1Vol>
Viの時 1■01≦Viの時 vopモ0 ・・・・・
・ (3−b)となる。
またアナログスイッチ駆動回路12は抵抗121.12
3,125,127、ツェナーダイオード124、トラ
ンジスタ112.126及び正電源+Vpにより構成さ
れている。トランジスタがONするときのベース−エミ
ッタ間の電圧をVBE。
3,125,127、ツェナーダイオード124、トラ
ンジスタ112.126及び正電源+Vpにより構成さ
れている。トランジスタがONするときのベース−エミ
ッタ間の電圧をVBE。
ツェナーダイオードのツェナー電圧をVZDとすると、
トランジスタ122はV 01)< V BEの時のコ
レクタがハイレベルになり、アナログスイッチ21をO
Nにさせ、出力端子19の電圧を増やすように積分回路
を動作させる。またトランジスタ126はV 01)>
■旺十VZDの時エミッタがハイレベルになりアナロ
グスイッチ30をONにさせ出力端子19の電圧を減ら
すように積分回路を動作させる。ここで抵抗121.1
25はベース抵抗、抵抗123.127は負荷抵抗であ
る。
トランジスタ122はV 01)< V BEの時のコ
レクタがハイレベルになり、アナログスイッチ21をO
Nにさせ、出力端子19の電圧を増やすように積分回路
を動作させる。またトランジスタ126はV 01)>
■旺十VZDの時エミッタがハイレベルになりアナロ
グスイッチ30をONにさせ出力端子19の電圧を減ら
すように積分回路を動作させる。ここで抵抗121.1
25はベース抵抗、抵抗123.127は負荷抵抗であ
る。
積分回路3はオペアンプ31.コンデンサ32゜ダイオ
ード33により構成される電流入力型の積分回路であり
、アナログスイッチ21.32のオンオフにより次式の
様に動作する。
ード33により構成される電流入力型の積分回路であり
、アナログスイッチ21.32のオンオフにより次式の
様に動作する。
アナログスイッチ21.23が両方共OFFの時Vo=
一定 ・・・(4−a)アナログ
スイッチ21のみがONの時 Vo =Vo −−j ・Vp−t ・・・(4
−b)Cf Rp アナログスイッチ23のみがONの時 Vo =Vo−1−VN −t ・(4−c )(J
RH4 ここでflは可変抵抗器22の抵抗値、RNは可変抵抗
器24の抵抗値、またtはアナログスイッチのON時間
である。上式よりRp’、RNは大きな範囲で可変可能
なため時定数の可変範囲を大きくとる事ができる。
一定 ・・・(4−a)アナログ
スイッチ21のみがONの時 Vo =Vo −−j ・Vp−t ・・・(4
−b)Cf Rp アナログスイッチ23のみがONの時 Vo =Vo−1−VN −t ・(4−c )(J
RH4 ここでflは可変抵抗器22の抵抗値、RNは可変抵抗
器24の抵抗値、またtはアナログスイッチのON時間
である。上式よりRp’、RNは大きな範囲で可変可能
なため時定数の可変範囲を大きくとる事ができる。
以上により、第1図の回路はVOが負である為l Vo
I −Vi <Lu−L−VBE)時アナログスイ
ッチ21のみがONし Vo =Vo−1−Vp −t −・・・−(5−a
)Cf R1) ”15VBE< l VOl −V i <旦」vL
(VBE−)−V2O)R112R112 の時アナログスイッチ21.23は両方0FFL、VO
=一定 ・・・・・・(5−b)R
115(VBE+VZD) < l Vo 1−Viの
時アナログスイッチ23がONし Vo =Vo −一上一一・yn−t・・・・・・(5
−c)Cf RH の様に動作する。
I −Vi <Lu−L−VBE)時アナログスイ
ッチ21のみがONし Vo =Vo−1−Vp −t −・・・−(5−a
)Cf R1) ”15VBE< l VOl −V i <旦」vL
(VBE−)−V2O)R112R112 の時アナログスイッチ21.23は両方0FFL、VO
=一定 ・・・・・・(5−b)R
115(VBE+VZD) < l Vo 1−Viの
時アナログスイッチ23がONし Vo =Vo −一上一一・yn−t・・・・・・(5
−c)Cf RH の様に動作する。
このように本回路は従来と同様に動作し、且つ時定数の
設定範囲を広くとれる。また1Vol−Viが L1j5VBE< l Vo l −Vi <R1
15(■BE+VZωR112r(112 の時、積分動作はしないがR112> R115である
為、実際上はほとんど問題はない。
設定範囲を広くとれる。また1Vol−Viが L1j5VBE< l Vo l −Vi <R1
15(■BE+VZωR112r(112 の時、積分動作はしないがR112> R115である
為、実際上はほとんど問題はない。
[発明の効果]
以上説明した通り本発明によれば、人出力の電圧差を入
出力比較回路により検出し、この検出レベルに応じてア
ナログスイッチを動作させ時定数設定器から積分回路に
積分入力を与える様にしたので、入力電圧に対する出力
電圧変化の時定数を広範囲に可変することが可能になる
。
出力比較回路により検出し、この検出レベルに応じてア
ナログスイッチを動作させ時定数設定器から積分回路に
積分入力を与える様にしたので、入力電圧に対する出力
電圧変化の時定数を広範囲に可変することが可能になる
。
第1図は本発明の一実施例を示す回路図、第2図は従来
例を示す回路図である。 1・・・入出力比較回路、 3・・・積分回路、11・
・・反転増幅器、 12・・・アナログスイッチ駆動回路、21.23・・
・アナログスイッチ、 22.24・・・可変抵抗器(時定数設定器)。
例を示す回路図である。 1・・・入出力比較回路、 3・・・積分回路、11・
・・反転増幅器、 12・・・アナログスイッチ駆動回路、21.23・・
・アナログスイッチ、 22.24・・・可変抵抗器(時定数設定器)。
Claims (1)
- 入力信号を任意に設定可能な時定数を持たせて出力側に
伝える入力制限回路において、入出力の電圧差をアナロ
グ処理してレベル検出をする入出力比較回路と、時定数
設定器を有し前記入出力比較回路の出力により積分入力
の正負を切替えるアナログスイッチと、このアナログス
イッチを介して得られる積分入力に応じて動作する積分
回路とを具備することを特徴とする入出力制限回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28915885A JPS62149211A (ja) | 1985-12-24 | 1985-12-24 | 入力制限回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28915885A JPS62149211A (ja) | 1985-12-24 | 1985-12-24 | 入力制限回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62149211A true JPS62149211A (ja) | 1987-07-03 |
Family
ID=17739510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28915885A Pending JPS62149211A (ja) | 1985-12-24 | 1985-12-24 | 入力制限回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62149211A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007259345A (ja) * | 2006-03-24 | 2007-10-04 | Nippon Dempa Kogyo Co Ltd | 恒温型の水晶発振器 |
-
1985
- 1985-12-24 JP JP28915885A patent/JPS62149211A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007259345A (ja) * | 2006-03-24 | 2007-10-04 | Nippon Dempa Kogyo Co Ltd | 恒温型の水晶発振器 |
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