JPS62149211A

JPS62149211A - 入力制限回路

Info

Publication number: JPS62149211A
Application number: JP28915885A
Authority: JP
Inventors: Makoto Morita; 真森田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-12-24
Filing date: 1985-12-24
Publication date: 1987-07-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、インバータ装置等に使用される速度指令等の
入力信号電圧を、その変化に対しである指定された時定
数を持った信号電圧に変換する入力制限回路に関する。

［従来の技術］入力制限回路としては、オペアンプとコンデンサを用い
た積分回路を基本にしたアナログ方式が一般に使われる
。最近では、アナログ−デジタル（Ａ／Ｄ）変換回路を
用いて、入力信号電圧を直接デジタル信号に変換し、次
低数処理を行なうデジタル方式も用いられる様になって
きたが、分解能や速度応答性を良くするためには回路が
複雑となり、価格も高くなるという欠点がある。このた
め、現状ではアナログ方式の入力制限回路が主流となっ
ている。

従来のアナログ方式の入力制限回路の例を第２図を参照
して説明する。オペアンプ５１、コンデンサ５３、ダイ
オード５４、抵抗５５．５６は二人角型の積分回路を構
成し、可変抵抗５７．５８の各可変端子の電位を入力し
て、出り端子６９に出力している。ダイオード５４は、
出力電圧に正電圧を発生させない為に設けられ、出力端
子６９への出ノｊは、常に負電圧である。この積分回路
の動作は出力端子６９の電位を■０、コンデンサ５３の
容量をＣｆ、抵抗５５．５６の抵抗値を１【Ｓ（抵抗５
５．５６の抵抗値は一般に同一の値を選ぶ為）、可変抵
抗５７の可変端子の電位をＶａ、可変抵抗５８の可変端
子の電位をＶｄとすると、と表わされる。また、オペア
ンプ２と抵抗６３乃至６７は、入力端子６８の電位と出
力端子６９の電位との比較回路を構成している。抵抗６
３乃至６７は、それぞれの抵抗値をＲ６３乃至Ｒ６７を
表わし、これらは一般に次の条件で使用される。

（ａ）　Ｒ６４＝Ｒ６５，（ｂ）　Ｒ６６＝Ｒ６７゜（
ｃ　）　Ｒ６７＞　Ｒ６５，（ｄ　）　Ｒ６５＞　Ｒ６
４この条件の下で、入力端子６８の電位をＶｉとすると
、オペアンプ５２の出力電圧ＶＯＤはと表わせる。（２
）式において、Ｖｏは負電圧、Ｖｉは正電圧であるため
、（Ｖｏ　＋ｖｉ　）は、入出力電圧の差となる。また
一般に抵抗６３と抵抗６７の関係は、Ｒ６３＞Ｒ６７と
選ぶため、１Ｖｏｌ＝ｌＶｉｌの近傍ではＶｏｐは（２
）式で得られる値を出力し、近傍以外では、ｌＶｉ　　
ｌ＞ｌｖｏ　１のとき、ｖ　ｏｐｔＪ正のオペアンプの
電源型）王Ｖｐ（一般に＋１５Ｖ）よりオペアンプのド
ロップ分を除いた電圧、ｌＶｏ　ｌ＞ｌＶｉ　　ｌのと
きＶｏｐは負のオペアンプ電源電圧ＶＮ　　（一般に一
１５Ｖ）よりオペアンプ内のドロップ分を除いた電圧を
出力する。そしてこの出力電圧Ｖｏｐは、正の時には、
ダイオード５つを介して、可変抵抗器５７及び抵抗６１
に印加され、負の時には、ダイオード６０を介して、可
変抵抗器５８及び抵抗６２に印加される。ここで抵抗６
１．６２は可変抵抗５７．５８の可変端子Ｖａ　、Ｖｄ
が共に○Ｖになり、フィードバック信号がなくなること
を防ぐためのバイアス用抵抗である。

以上よりＶａ　、Ｖｄの印加前の出力電圧をＶｏ’、印
加時間をｔ、可変抵抗器５７と抵抗６１とがら成る分圧
器の分圧比をＮａ、可変抵抗器５８と抵抗６２とから成
る分圧器の分圧比をＮｄとすると、（１）式はｌＶｏ　
１＝ｌＶｉ　　ｌの時Ｖｏ＝一定　　　　　　　　　　
　　・・・（１−ａ）ｌＶｏ　ｌ＜ｌＶｉ　　ｌの時Ｖｏ　＝Ｖｏ−−１−Ｎａ−Ｖｌ）−ｔ　　−＜１−ｂ
）ｆ　　Ｒ５１Ｖｏ　ｌ＞ｌＶｉ　　ｌの時（Ｊ　　Ｒｓとなる。

［発明が解決しようとする問題点１以上のように従来回路においては、オペアンプ５１の入
力を零にすると、オフセット電圧により、積分回路が動
作するために、常にフィードバックをかける為のバイア
ス抵抗６１．６２が必要となり、この為時間設定は最大
でも１：２０位しかとれず、可変抵抗器５７，５８、抵
抗６１．６２から成る分圧回路が増幅器のアッテネータ
−の役割をしており、フィードバックゲインが分圧比を
大どした時に低下するという欠点があった。

本発明は上記欠点を解決すべくなされたものであり、電
圧変化時間を広範囲に設定できる入力制限回路を提供す
ることを目的とする。

［問題点を解決するための手段］すなわち本発明は、入力信号を任意に設定可能な時定数
を持たせて出力側に伝える入力制限回路において、入出
力の電圧差をアナログ処理してレベル検出をする入出力
比較回路と、時定数設定器を有し前記入出力比較回路の
出力により積分入力の正負を切換えるアナログスイッチ
と、このアナログスイッチを介して得られる積分入力に
応じて動作する積分回路を具備して成ることに特徴を有
する。

［作用］入出力制限回路の入出力電圧差のレベル検出を入出力比
較回路により行ない、この検出レベルに応じてアナログ
スイッチを開閉し、このアナログスイッチの開成時には
対応する直流電源から時定数設定器を介して積分回路に
積分入力を与えることによりフィードバックゲインガ°
時定数設定器の設定値に影響されない様にしたものであ
る。

［実施例］以下、本発明の一実施例を第１図に示す回路図を参照し
て説明する。入出力比較回路１は入力電圧と出力電圧の
差電圧を検出する反転増幅器１１と、この反転増幅器１
１の出力に応じてアナログスイッチ２１．２３を開閉す
るアナログスイッチ駆動回路１２とから成る。さらに反
転増幅器１１はオペアンプ１１１．抵抗１１２，１１４
，１１５．１１６．ダイオード１１３により構成される
。

ここで抵抗１１４はオフセット電圧を小さくする為の抵
抗であり、ダイオード１１３は出力に負電圧が発生する
ことを防ぎ次段のトランジスタのベース−エミッタ間に
大きな負電圧を印加させない為のものである。２つの入
力端子には入力端子１０と出力端子４０が接続されてお
り、抵抗１１２゜１１５．１１６の抵抗値を各　Ｒ１１
２、ＲＩＩＳ　。

Ｒ１１６とすると、一般にＲ１１５＝　Ｒ１１６である
ので、オペアンプ１１１の出力電圧ＶＯＤは１Ｖｏｌ＞
Ｖｉの時１■０１≦Ｖｉの時ｖｏｐモ０　　　　　　　　　　　　　　　・・・・・
・　（３−ｂ）となる。

またアナログスイッチ駆動回路１２は抵抗１２１．１２
３，１２５，１２７、ツェナーダイオード１２４、トラ
ンジスタ１１２．１２６及び正電源＋Ｖｐにより構成さ
れている。トランジスタがＯＮするときのベース−エミ
ッタ間の電圧をＶＢＥ。

ツェナーダイオードのツェナー電圧をＶＺＤとすると、
トランジスタ１２２はＶ　０１）＜　Ｖ　ＢＥの時のコ
レクタがハイレベルになり、アナログスイッチ２１をＯ
Ｎにさせ、出力端子１９の電圧を増やすように積分回路
を動作させる。またトランジスタ１２６はＶ　０１）＞
　■旺十ＶＺＤの時エミッタがハイレベルになりアナロ
グスイッチ３０をＯＮにさせ出力端子１９の電圧を減ら
すように積分回路を動作させる。ここで抵抗１２１．１
２５はベース抵抗、抵抗１２３．１２７は負荷抵抗であ
る。

積分回路３はオペアンプ３１．コンデンサ３２゜ダイオ
ード３３により構成される電流入力型の積分回路であり
、アナログスイッチ２１．３２のオンオフにより次式の
様に動作する。

アナログスイッチ２１．２３が両方共ＯＦＦの時Ｖｏ＝
一定　　　　　　　　　　　・・・（４−ａ）アナログ
スイッチ２１のみがＯＮの時Ｖｏ　＝Ｖｏ　−−ｊ　　　・Ｖｐ−ｔ　　・・・（４
−ｂ）Ｃｆ　Ｒｐアナログスイッチ２３のみがＯＮの時Ｖｏ　＝Ｖｏ−１−ＶＮ　−ｔ　　・（４−ｃ　）（Ｊ
　ＲＨ４ここでｆｌは可変抵抗器２２の抵抗値、ＲＮは可変抵抗
器２４の抵抗値、またｔはアナログスイッチのＯＮ時間
である。上式よりＲｐ’、ＲＮは大きな範囲で可変可能
なため時定数の可変範囲を大きくとる事ができる。

以上により、第１図の回路はＶＯが負である為ｌ　Ｖｏ
　　Ｉ　−Ｖｉ　＜Ｌｕ−Ｌ−ＶＢＥ）時アナログスイ
ッチ２１のみがＯＮしＶｏ　＝Ｖｏ−１−Ｖｐ　−ｔ　　−・・・−（５−ａ
）Ｃｆ　Ｒ１） ”１５ＶＢＥ＜　ｌ　ＶＯｌ　−Ｖ　ｉ　　＜旦」ｖＬ
（ＶＢＥ−）−Ｖ２Ｏ）Ｒ１１２Ｒ１１２の時アナログスイッチ２１．２３は両方０ＦＦＬ、ＶＯ
＝一定　　　　　　　　　　・・・・・・（５−ｂ）Ｒ
１１５（ＶＢＥ＋ＶＺＤ）　＜　ｌ　Ｖｏ　１−Ｖｉの
時アナログスイッチ２３がＯＮしＶｏ　＝Ｖｏ　−一上一一・ｙｎ−ｔ・・・・・・（５
−ｃ）Ｃｆ　ＲＨの様に動作する。

このように本回路は従来と同様に動作し、且つ時定数の
設定範囲を広くとれる。また１Ｖｏｌ−ＶｉがＬ１ｊ５ＶＢＥ＜　ｌ　Ｖｏ　　ｌ　−Ｖｉ　　＜Ｒ１
１５（■ＢＥ＋ＶＺωＲ１１２ｒ（１１２の時、積分動作はしないがＲ１１２＞　Ｒ１１５である
為、実際上はほとんど問題はない。

［発明の効果］以上説明した通り本発明によれば、人出力の電圧差を入
出力比較回路により検出し、この検出レベルに応じてア
ナログスイッチを動作させ時定数設定器から積分回路に
積分入力を与える様にしたので、入力電圧に対する出力
電圧変化の時定数を広範囲に可変することが可能になる
。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は従来
例を示す回路図である。１・・・入出力比較回路、　３・・・積分回路、１１・
・・反転増幅器、１２・・・アナログスイッチ駆動回路、２１．２３・・
・アナログスイッチ、２２．２４・・・可変抵抗器（時定数設定器）。

Claims

【特許請求の範囲】

入力信号を任意に設定可能な時定数を持たせて出力側に
伝える入力制限回路において、入出力の電圧差をアナロ
グ処理してレベル検出をする入出力比較回路と、時定数
設定器を有し前記入出力比較回路の出力により積分入力
の正負を切替えるアナログスイッチと、このアナログス
イッチを介して得られる積分入力に応じて動作する積分
回路とを具備することを特徴とする入出力制限回路。