JPH07218559A - ピーク検出回路及び電流シンク回路 - Google Patents
ピーク検出回路及び電流シンク回路Info
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- JPH07218559A JPH07218559A JP6270182A JP27018294A JPH07218559A JP H07218559 A JPH07218559 A JP H07218559A JP 6270182 A JP6270182 A JP 6270182A JP 27018294 A JP27018294 A JP 27018294A JP H07218559 A JPH07218559 A JP H07218559A
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Abstract
(57)【要約】
【目的】閉ループのピーク検出回路を提供する。
【構成】本発明は、スイッチ手段、比較手段、制御手
段、２つの電流源及び保持キャパシタを備えた閉ループ
のピーク検出回路である。スイッチ手段は、複数の入力
信号の１つを選択的に比較手段に与える。制御手段は、
比較手段に結合している。制御手段は、第１及び第２の
制御信号を受信し、リセット、ピーク検出及び保持のう
ち１つのモードを選択する。第１及び第２の電流源は、
制御手段に結合している。キャパシタは第１及び第２の
電流源に結合し、出力信号を生成する。出力信号は、比
較手段にフィードバック結合される。比較手段は、複数
の入力信号のうちの１つが出力電圧を上まわるときを判
定する。制御手段は、比較手段及び第１、第２の制御信
号に応答して電流源を動作可能及び動作不能にする。
段、２つの電流源及び保持キャパシタを備えた閉ループ
のピーク検出回路である。スイッチ手段は、複数の入力
信号の１つを選択的に比較手段に与える。制御手段は、
比較手段に結合している。制御手段は、第１及び第２の
制御信号を受信し、リセット、ピーク検出及び保持のう
ち１つのモードを選択する。第１及び第２の電流源は、
制御手段に結合している。キャパシタは第１及び第２の
電流源に結合し、出力信号を生成する。出力信号は、比
較手段にフィードバック結合される。比較手段は、複数
の入力信号のうちの１つが出力電圧を上まわるときを判
定する。制御手段は、比較手段及び第１、第２の制御信
号に応答して電流源を動作可能及び動作不能にする。
Description
【０００１】
【産業上の利用分野】本発明はピーク検出の分野に関す
る。
る。
【０００２】
【従来の技術】ピーク検出器は、入力信号の最大（ピー
ク）振幅を判定する装置である。このような回路は一般
に入力信号から電荷を蓄積するための保持キャパシタ及
び保持キャパシタに対する入力信号の適用を管理する制
御回路を備えている。従って制御回路は、保持キャパシ
タの充電及び放電を制御する。制御回路に関連して、保
持キャパシタは充電され、入力信号のピーク値に向かっ
て上昇する電圧を蓄積する。
ク）振幅を判定する装置である。このような回路は一般
に入力信号から電荷を蓄積するための保持キャパシタ及
び保持キャパシタに対する入力信号の適用を管理する制
御回路を備えている。従って制御回路は、保持キャパシ
タの充電及び放電を制御する。制御回路に関連して、保
持キャパシタは充電され、入力信号のピーク値に向かっ
て上昇する電圧を蓄積する。
【０００３】図１は、ＮＰＮトランジスタＱ１０２及び
保持キャパシタＣ１０２を備えた従来技術のピーク検出
器を示す図である。電源電圧ＶCCはトランジスタＱ１０
２のコレクタに与えられている。入力信号１００はトラ
ンジスタＱ１０２のベースに結合されている。トランジ
スタＱ１０２のエミッタは入力パッドＩＰ１０２を通し
て外部保持（メモリ）キャパシタＣ１０２に結合されて
いる。キャパシタＣ１０２の第２の端子は接地電位に結
合されている。出力電圧ＶOUT はキャパシタＣ１０２の
両端で接地電位との間に取り出される。図１に示す回路
は、開ループのピーク検出器である。
保持キャパシタＣ１０２を備えた従来技術のピーク検出
器を示す図である。電源電圧ＶCCはトランジスタＱ１０
２のコレクタに与えられている。入力信号１００はトラ
ンジスタＱ１０２のベースに結合されている。トランジ
スタＱ１０２のエミッタは入力パッドＩＰ１０２を通し
て外部保持（メモリ）キャパシタＣ１０２に結合されて
いる。キャパシタＣ１０２の第２の端子は接地電位に結
合されている。出力電圧ＶOUT はキャパシタＣ１０２の
両端で接地電位との間に取り出される。図１に示す回路
は、開ループのピーク検出器である。
【０００４】図１において、入力信号１００がキャパシ
タＣ１０２の両端の電圧である出力電圧ＶOUT とトラン
ジスタＱ１０２のベース・エミッタ間電圧ＶBEとの合計
より高くなると、トランジスタＱ１０２のエミッタは引
き上げられる。トランジスタＱ１０２は保持キャパシタ
Ｃ１０２に電流を供給する。この電流は、入力信号１０
０が出力電圧ＶOUT とトランジスタＱ１０２のベース・
エミッタ間電圧ＶBEの合計の瞬時値より下に減少するま
でキャパシタＣ１０２を充電する。トランジスタＱ１０
２のベースに与えられた入力信号１００がこのレベルよ
り下に落ちると、トランジスタＱ１０２のエミッタ・ベ
ース接合は逆バイアスされる。この状態では、電流はト
ランジスタＱ１０２を通してキャパシタＣ１０２へ流れ
ない。従って、キャパシタＣ１０２は、キャパシタＣ１
０２が充電した電圧である入力信号１００の最大値から
トランジスタＱ１０２のＶBEを差し引いた値を保持す
る。
タＣ１０２の両端の電圧である出力電圧ＶOUT とトラン
ジスタＱ１０２のベース・エミッタ間電圧ＶBEとの合計
より高くなると、トランジスタＱ１０２のエミッタは引
き上げられる。トランジスタＱ１０２は保持キャパシタ
Ｃ１０２に電流を供給する。この電流は、入力信号１０
０が出力電圧ＶOUT とトランジスタＱ１０２のベース・
エミッタ間電圧ＶBEの合計の瞬時値より下に減少するま
でキャパシタＣ１０２を充電する。トランジスタＱ１０
２のベースに与えられた入力信号１００がこのレベルよ
り下に落ちると、トランジスタＱ１０２のエミッタ・ベ
ース接合は逆バイアスされる。この状態では、電流はト
ランジスタＱ１０２を通してキャパシタＣ１０２へ流れ
ない。従って、キャパシタＣ１０２は、キャパシタＣ１
０２が充電した電圧である入力信号１００の最大値から
トランジスタＱ１０２のＶBEを差し引いた値を保持す
る。
【０００５】この従来技術の回路の欠点は、出力電圧が
入力信号のピーク振幅に到達し得ないことである。キャ
パシタＣ１０２に蓄積された出力電圧ＶOUT は、ピーク
入力信号１００よりもベース・エミッタ間電圧降下分だ
け低い最大電圧レベルを有する。更にまた、トランジス
タＱ１０２のベース・エミッタ間電圧降下は、従来技術
のピーク検出器を出力信号ＶOUT の瞬時電圧レベルより
上約０．６ボルトより低い入力信号１００のピークに対
して鈍感にしている。
入力信号のピーク振幅に到達し得ないことである。キャ
パシタＣ１０２に蓄積された出力電圧ＶOUT は、ピーク
入力信号１００よりもベース・エミッタ間電圧降下分だ
け低い最大電圧レベルを有する。更にまた、トランジス
タＱ１０２のベース・エミッタ間電圧降下は、従来技術
のピーク検出器を出力信号ＶOUT の瞬時電圧レベルより
上約０．６ボルトより低い入力信号１００のピークに対
して鈍感にしている。
【０００６】この従来技術の回路の他の欠点は、トラン
ジスタのベース・エミッタ電圧の変動による出力電圧の
不正確さである。トランジスタＱ１０２のベース・エミ
ッタ電圧の変動は温度と電流の変動に起因する。従っ
て、トランジスタＱ１０２のベース・エミッタ電圧によ
るキャパシタＣ１０２の両端のピーク電圧に対するオフ
セットは、温度とデバイスのベータによって変動する。
ジスタのベース・エミッタ電圧の変動による出力電圧の
不正確さである。トランジスタＱ１０２のベース・エミ
ッタ電圧の変動は温度と電流の変動に起因する。従っ
て、トランジスタＱ１０２のベース・エミッタ電圧によ
るキャパシタＣ１０２の両端のピーク電圧に対するオフ
セットは、温度とデバイスのベータによって変動する。
【０００７】図２は他の従来技術のピーク検出器を示す
図である。この閉ループのピーク検出器は、演算増幅器
ＯＰ２０２、ダイオードＤ２０２及び保持キャパシタＣ
１０２を備えている。入力信号１０は演算増幅器ＯＰ２
０２の非反転入力に結合されている。演算増幅器ＯＰ２
０２の出力は、ダイオードＤ２０２の第１の端子に結合
されている。ダイオードＤ２０２の第２端子はキャパシ
タＣ１０２の第１の端子及び演算増幅器ＯＰ２０２の反
転端子に結合されている。キャパシタＣ１０２の第２の
端子は接地電位に結合されている。出力電圧ＶOUT はキ
ャパシタＣ１０２の両端で与えられる。
図である。この閉ループのピーク検出器は、演算増幅器
ＯＰ２０２、ダイオードＤ２０２及び保持キャパシタＣ
１０２を備えている。入力信号１０は演算増幅器ＯＰ２
０２の非反転入力に結合されている。演算増幅器ＯＰ２
０２の出力は、ダイオードＤ２０２の第１の端子に結合
されている。ダイオードＤ２０２の第２端子はキャパシ
タＣ１０２の第１の端子及び演算増幅器ＯＰ２０２の反
転端子に結合されている。キャパシタＣ１０２の第２の
端子は接地電位に結合されている。出力電圧ＶOUT はキ
ャパシタＣ１０２の両端で与えられる。
【０００８】入力信号１００は演算増幅器ＯＰ２０２を
駆動する。一方、演算増幅器ＯＰ２０２は、ダイオード
Ｄ２０２を通して保持（メモリ）キャパシタＣ１０２を
制御する。出力電圧ＶOUT を閉ループで演算増幅器へフ
ィードバックすることによって、演算増幅器ＯＰ２０２
はその出力に出力電圧ＶOUT よりも１ダイオード降下分
高い電圧を与える。演算増幅器ＯＰ２０２は、ダイオー
ドＤ２０２によってのみ電流を供給できるユニティ・ゲ
イン・バッファとして動作する。入力信号１００が出力
電圧ＶOUT より下に下がると、ダイオードＤ２０２は逆
バイアスされ、キャパシタＣ１０２への充電電流は流れ
ない。
駆動する。一方、演算増幅器ＯＰ２０２は、ダイオード
Ｄ２０２を通して保持（メモリ）キャパシタＣ１０２を
制御する。出力電圧ＶOUT を閉ループで演算増幅器へフ
ィードバックすることによって、演算増幅器ＯＰ２０２
はその出力に出力電圧ＶOUT よりも１ダイオード降下分
高い電圧を与える。演算増幅器ＯＰ２０２は、ダイオー
ドＤ２０２によってのみ電流を供給できるユニティ・ゲ
イン・バッファとして動作する。入力信号１００が出力
電圧ＶOUT より下に下がると、ダイオードＤ２０２は逆
バイアスされ、キャパシタＣ１０２への充電電流は流れ
ない。
【０００９】入力信号１００が出力電圧ＶOUT を超える
と、演算増幅器は電圧を生成してダイオードＤ２０２を
順方向にバイアスする。ダイオードＤ２０２が順方向に
バイアスされることによって、演算増幅器ＯＰ２０２は
電流を供給してキャパシタＣ１０２を充電する。この充
電電流は、キャパシタＣ１０２の両端の電圧を入力信号
１００と一致するまで上昇させる。この従来技術回路の
閉ループは、瞬時出力電圧ＶOUT が入力信号１００と等
しくなるとダイオードＤ２０２を流れる充電電流をさえ
ぎる。この従来技術の回路においては、ダイオードＤ２
０２のオフセット電圧の効果は少ない。しかし、この従
来技術のピーク検出器はいくつかの欠点を有する。
と、演算増幅器は電圧を生成してダイオードＤ２０２を
順方向にバイアスする。ダイオードＤ２０２が順方向に
バイアスされることによって、演算増幅器ＯＰ２０２は
電流を供給してキャパシタＣ１０２を充電する。この充
電電流は、キャパシタＣ１０２の両端の電圧を入力信号
１００と一致するまで上昇させる。この従来技術回路の
閉ループは、瞬時出力電圧ＶOUT が入力信号１００と等
しくなるとダイオードＤ２０２を流れる充電電流をさえ
ぎる。この従来技術の回路においては、ダイオードＤ２
０２のオフセット電圧の効果は少ない。しかし、この従
来技術のピーク検出器はいくつかの欠点を有する。
【００１０】この従来技術の１つの欠点は、ピーク検出
器における演算増幅器の有限のスルー・レート（slew-r
ate）によるものである。入力信号が出力電圧ＶOUTより
も低いと、演算増幅器ＯＰ２０２の電圧出力は負の飽和
領域に入る。入力信号１００が出力電圧ＶOUT より高く
なると、有限のスルー・レートによって、演算増幅器Ｏ
Ｐ２０２によって生成される電圧が高周波の入力信号１
００に正確に追従できなくなる。
器における演算増幅器の有限のスルー・レート（slew-r
ate）によるものである。入力信号が出力電圧ＶOUTより
も低いと、演算増幅器ＯＰ２０２の電圧出力は負の飽和
領域に入る。入力信号１００が出力電圧ＶOUT より高く
なると、有限のスルー・レートによって、演算増幅器Ｏ
Ｐ２０２によって生成される電圧が高周波の入力信号１
００に正確に追従できなくなる。
【００１１】この従来技術の他の欠点は、バイアス及び
漏洩電流による出力電圧の「だれ」(droop) である。演
算増幅器ＯＰ２０２のバイアス電流はキャパシタＣ１０
２を放電させて出力電流ＶOUT を降下させる。同様に、
ダイオードＤ２０２の漏洩電流もまた出力電圧ＶOUT に
「だれ」を生ずる。
漏洩電流による出力電圧の「だれ」(droop) である。演
算増幅器ＯＰ２０２のバイアス電流はキャパシタＣ１０
２を放電させて出力電流ＶOUT を降下させる。同様に、
ダイオードＤ２０２の漏洩電流もまた出力電圧ＶOUT に
「だれ」を生ずる。
【００１２】また、この従来技術の別の欠点は、ダイオ
ードに起因して雑音排除が拙劣であるということであ
る。出力電圧ＶOUT の瞬時値を超える入力信号１００の
過渡現象でもダイオードＤ２０２を導通させてしまう。
このことは、演算増幅器ＯＰ２０２から供給される充電
電流が出力電圧ＶOUTを上昇させるため、出力電圧に誤
りを生ずる。従って、この従来技術は雑音排除能力が拙
劣である。
ードに起因して雑音排除が拙劣であるということであ
る。出力電圧ＶOUT の瞬時値を超える入力信号１００の
過渡現象でもダイオードＤ２０２を導通させてしまう。
このことは、演算増幅器ＯＰ２０２から供給される充電
電流が出力電圧ＶOUTを上昇させるため、出力電圧に誤
りを生ずる。従って、この従来技術は雑音排除能力が拙
劣である。
【００１３】
【発明が解決しようとする課題】本発明の目的は、上記
従来技術の欠点を取り除くことである。
従来技術の欠点を取り除くことである。
【００１４】
【課題を解決するための手段】本発明はピーク検出の分
野に関するものである。この閉ループ回路は、スイッチ
手段、比較手段、制御手段、２つの電流源及び保持キャ
パシタを備えている。スイッチ手段は複数の入力信号を
受信する。スイッチ手段は複数の入力信号のうちから選
択的に１つの入力信号を比較手段に与える。制御手段
は、リセット、ピーク検出及び保持の３つのモードの１
つを選択するための第１及び第２の制御信号を受信す
る。第１及び第２の電流源は制御手段に結合されてい
る。キャパシタは第１及び第２の電流源に結合され、出
力信号を生成する。出力信号は比較手段にフォードバッ
ク結合されている。比較手段は複数の入力信号のうちの
１つが出力信号を超えるときを判定する。比較手段及び
第１及び第２の制御信号に応答して、制御手段は第１及
び第２の電流源を動作可能及び動作不能にする。
野に関するものである。この閉ループ回路は、スイッチ
手段、比較手段、制御手段、２つの電流源及び保持キャ
パシタを備えている。スイッチ手段は複数の入力信号を
受信する。スイッチ手段は複数の入力信号のうちから選
択的に１つの入力信号を比較手段に与える。制御手段
は、リセット、ピーク検出及び保持の３つのモードの１
つを選択するための第１及び第２の制御信号を受信す
る。第１及び第２の電流源は制御手段に結合されてい
る。キャパシタは第１及び第２の電流源に結合され、出
力信号を生成する。出力信号は比較手段にフォードバッ
ク結合されている。比較手段は複数の入力信号のうちの
１つが出力信号を超えるときを判定する。比較手段及び
第１及び第２の制御信号に応答して、制御手段は第１及
び第２の電流源を動作可能及び動作不能にする。
【００１５】リセット・モードにおいて第２の電流源
は、ピーク検出器の出力電圧が基準電圧ＶREF に放電す
るまでキャパシタから電流を引き出す。本発明は、出力
電圧をＶREF の一定レベルに維持する。ピーク検出モー
ドにおいて、第１の電流源は電流を供給し、出力電圧が
入力信号の瞬時値に等しくなるまでキャパシタを充電す
る。本発明は入力信号を利用して出力電圧を入力電圧の
最大値に押し上げる。本発明の保持モードにおいて、第
１及び第２の電流源は動作不能にされる。電流はキャパ
シタに供給されることもなくまたキャパシタから排出さ
れることもない。キャパシタは、ほぼ一定の電荷量を維
持する。従って、出力電圧はキャパシタに蓄積された入
力信号のピーク電圧に等しい。
は、ピーク検出器の出力電圧が基準電圧ＶREF に放電す
るまでキャパシタから電流を引き出す。本発明は、出力
電圧をＶREF の一定レベルに維持する。ピーク検出モー
ドにおいて、第１の電流源は電流を供給し、出力電圧が
入力信号の瞬時値に等しくなるまでキャパシタを充電す
る。本発明は入力信号を利用して出力電圧を入力電圧の
最大値に押し上げる。本発明の保持モードにおいて、第
１及び第２の電流源は動作不能にされる。電流はキャパ
シタに供給されることもなくまたキャパシタから排出さ
れることもない。キャパシタは、ほぼ一定の電荷量を維
持する。従って、出力電圧はキャパシタに蓄積された入
力信号のピーク電圧に等しい。
【００１６】本発明の比較手段は接地電位近傍に追従す
る電流シンク（sink）を有する。接地電位近傍に追従す
るように電流を排出する回路は、ダイオード、２つのト
ランジスタ及びノートン（norton）増幅器を備えてい
る。ダイオードは電源電圧に結合している。第１のトラ
ンジスタは接地電位に結合している。差動ペアはダイオ
ードと第１のトランジスタの間に結合している。第２の
トランジスタは差動ペアとダイオードに結合され、第１
のトランジスタから供給される第１の電流を検出する。
第２のトランジスタは第１の電流に応答して第２の電流
を供給する。ノートン増幅手段は第１のトランジスタに
結合され、第２の電流と基準電流を受信する。ノートン
増幅手段は第２の電流及び基準電流に応答して第１のト
ランジスタを通して第１の電流を制御する。
る電流シンク（sink）を有する。接地電位近傍に追従す
るように電流を排出する回路は、ダイオード、２つのト
ランジスタ及びノートン（norton）増幅器を備えてい
る。ダイオードは電源電圧に結合している。第１のトラ
ンジスタは接地電位に結合している。差動ペアはダイオ
ードと第１のトランジスタの間に結合している。第２の
トランジスタは差動ペアとダイオードに結合され、第１
のトランジスタから供給される第１の電流を検出する。
第２のトランジスタは第１の電流に応答して第２の電流
を供給する。ノートン増幅手段は第１のトランジスタに
結合され、第２の電流と基準電流を受信する。ノートン
増幅手段は第２の電流及び基準電流に応答して第１のト
ランジスタを通して第１の電流を制御する。
【００１７】
【実施例】閉ループのピーク検出器について説明する。
以下の説明において、本発明の十分な説明を行うために
数値や外部信号、トランジスタ等の性質のような多くの
特定の詳細が記述されている。しかし当業者にはこれら
の特定の詳細がなくても本発明が実施され得ることは明
らかであろう。また、本発明を不必要に解りにくくしな
いため、良く知られている機構については詳しい説明を
省略した。
以下の説明において、本発明の十分な説明を行うために
数値や外部信号、トランジスタ等の性質のような多くの
特定の詳細が記述されている。しかし当業者にはこれら
の特定の詳細がなくても本発明が実施され得ることは明
らかであろう。また、本発明を不必要に解りにくくしな
いため、良く知られている機構については詳しい説明を
省略した。
【００１８】閉ループのピーク検出器 図３（Ａ）は本発明の望ましい実施例を示す図であり、
スイッチ３０２、比較器３０４、ＡＮＤゲート３０６−
３０８、電流源Ｉ３１０−３１２及び保持キャパシタＣ
１０２を備えている。力信号１００はスイッチ３０２の
第１の端子に与えられる。基準定電圧ＶREF はスイッチ
３０２の第２の端子に与えられる。スイッチ３０２の出
力は比較器３０４の非反転入力に結合している。比較器
３０４の出力は、ＡＮＤゲート３０６の入力及びＡＮＤ
ゲート３０８の反転入力に結合している。ピーク検出制
御信号ＰＫＤＥＴはＡＮＤゲート３０６の第２の入力に
与えられる。リセット制御信号ＲＥＳＥＴは、ＡＮＤゲ
ート３０８の第２の入力に与えられる。ＡＮＤゲート３
０６の出力は電流源Ｉ３１０に与えられる。ＡＮＤゲー
ト３０８の出力は電流源Ｉ３１２に与えられる。電流源
Ｉ３１０の第１の端子は電圧源ＶCCに結合している。電
流源Ｉ３１０の第２の端子は、電流源Ｉ３１２の第１の
端子、比較器３０４の反転端子及びキャパシタＣ１０２
の第１の端子に結合している。電流源Ｉ３１２及びキャ
パシタＣ１０２の第２の端子は接地電位に結合してい
る。出力電圧ＶOUT は電流源Ｉ３１０とＩ３１２の間の
ノードから与えられる。
スイッチ３０２、比較器３０４、ＡＮＤゲート３０６−
３０８、電流源Ｉ３１０−３１２及び保持キャパシタＣ
１０２を備えている。力信号１００はスイッチ３０２の
第１の端子に与えられる。基準定電圧ＶREF はスイッチ
３０２の第２の端子に与えられる。スイッチ３０２の出
力は比較器３０４の非反転入力に結合している。比較器
３０４の出力は、ＡＮＤゲート３０６の入力及びＡＮＤ
ゲート３０８の反転入力に結合している。ピーク検出制
御信号ＰＫＤＥＴはＡＮＤゲート３０６の第２の入力に
与えられる。リセット制御信号ＲＥＳＥＴは、ＡＮＤゲ
ート３０８の第２の入力に与えられる。ＡＮＤゲート３
０６の出力は電流源Ｉ３１０に与えられる。ＡＮＤゲー
ト３０８の出力は電流源Ｉ３１２に与えられる。電流源
Ｉ３１０の第１の端子は電圧源ＶCCに結合している。電
流源Ｉ３１０の第２の端子は、電流源Ｉ３１２の第１の
端子、比較器３０４の反転端子及びキャパシタＣ１０２
の第１の端子に結合している。電流源Ｉ３１２及びキャ
パシタＣ１０２の第２の端子は接地電位に結合してい
る。出力電圧ＶOUT は電流源Ｉ３１０とＩ３１２の間の
ノードから与えられる。
【００１９】図３に示すように、ＰＫＤＥＴ及びＲＥＳ
ＥＴ信号は本発明のピーク検出回路に与えられる。この
回路はリセット、ピーク検出及び保持の３つのモードで
動作する。ピーク検出器は非反転入力をスイッチ３０２
を通して入力信号１００（全波整流信号でも可）及び基
準電圧ＶREF に結合する比較器３０４を備えている。比
較器３０４の出力はＡＮＤゲート３０６及び３０８に与
えられる。上側のＡＮＤゲートは入力としてＰＫＤＥＴ
信号を有し、その出力は電流源Ｉ３１０（ＩPK DET）を
制御する。同様に、ＲＥＳＥＴ信号は電流源Ｉ３１２
（ＩRESET）を制御するＡＮＤゲート３０８に与えられ
る。出力電圧ＶOUTは２つの電流源Ｉ３１０及びＩ３１
２の間のノードから取り出され、フィードバック・ルー
プで比較器３０４の反転入力に結合している。制御ブロ
ック３２０はＡＮＤゲート３０６及び３０８を備えてい
る。
ＥＴ信号は本発明のピーク検出回路に与えられる。この
回路はリセット、ピーク検出及び保持の３つのモードで
動作する。ピーク検出器は非反転入力をスイッチ３０２
を通して入力信号１００（全波整流信号でも可）及び基
準電圧ＶREF に結合する比較器３０４を備えている。比
較器３０４の出力はＡＮＤゲート３０６及び３０８に与
えられる。上側のＡＮＤゲートは入力としてＰＫＤＥＴ
信号を有し、その出力は電流源Ｉ３１０（ＩPK DET）を
制御する。同様に、ＲＥＳＥＴ信号は電流源Ｉ３１２
（ＩRESET）を制御するＡＮＤゲート３０８に与えられ
る。出力電圧ＶOUTは２つの電流源Ｉ３１０及びＩ３１
２の間のノードから取り出され、フィードバック・ルー
プで比較器３０４の反転入力に結合している。制御ブロ
ック３２０はＡＮＤゲート３０６及び３０８を備えてい
る。
【００２０】図３（Ａ）はリセット・モードにおける本
発明を示す。リセット・モードにおいては、ＰＫＤＥＴ
信号は論理ロー（０）でＲＥＳＥＴ信号は論理ハイ
（１）である。このモードにおいて、スイッチ３０２は
比較器３０４の非反転入力を基準電圧ＶREF に結合す
る。ピーク検出信号ＰＫＤＥＴがローなので、ＡＮＤゲ
ート３０６は動作不能になっている。従って電流源Ｉ３
１０（ＩPKDET ）は動作不能である。
発明を示す。リセット・モードにおいては、ＰＫＤＥＴ
信号は論理ロー（０）でＲＥＳＥＴ信号は論理ハイ
（１）である。このモードにおいて、スイッチ３０２は
比較器３０４の非反転入力を基準電圧ＶREF に結合す
る。ピーク検出信号ＰＫＤＥＴがローなので、ＡＮＤゲ
ート３０６は動作不能になっている。従って電流源Ｉ３
１０（ＩPKDET ）は動作不能である。
【００２１】初期において、キャパシタＣ１０２が完全
に放電したとき比較器３０４の出力はハイである。比較
器３０４のハイの出力はＡＮＤゲート３０８に与えられ
る。ＡＮＤゲート３０８の入力は「否定」になっている
ので、その出力はローであり、従って電流源Ｉ３１２は
オフにされる。これはキャパシタＣ１０２を放電された
状態に保ち、出力電圧ＶOUT は接地電位に近い。
に放電したとき比較器３０４の出力はハイである。比較
器３０４のハイの出力はＡＮＤゲート３０８に与えられ
る。ＡＮＤゲート３０８の入力は「否定」になっている
ので、その出力はローであり、従って電流源Ｉ３１２は
オフにされる。これはキャパシタＣ１０２を放電された
状態に保ち、出力電圧ＶOUT は接地電位に近い。
【００２２】出力電圧ＶOUTが基準電圧ＶREFよりも高い
とき、比較器３０４は論理ローを出力する。比較器３０
４のロー出力に応答して、ＡＮＤゲート３０８はハイ出
力を生成する。ＡＮＤゲート３０８のハイ出力は電流源
Ｉ３１２（ＩRESET ）を動作可能にする。電流源Ｉ３１
２はキャパシタＣ１０２からの電流を、ピーク検出器の
出力電圧ＶOUTがスイッチ３０２に与えられた基準電圧
ＶREFに放電するまで引き出す。これが起こると、比較
器３０４の出力がハイになり、電流源Ｉ３１２は動作不
能にされる。これによって出力電圧ＶOUTは基準電圧レ
ベルＶREFに維持される。
とき、比較器３０４は論理ローを出力する。比較器３０
４のロー出力に応答して、ＡＮＤゲート３０８はハイ出
力を生成する。ＡＮＤゲート３０８のハイ出力は電流源
Ｉ３１２（ＩRESET ）を動作可能にする。電流源Ｉ３１
２はキャパシタＣ１０２からの電流を、ピーク検出器の
出力電圧ＶOUTがスイッチ３０２に与えられた基準電圧
ＶREFに放電するまで引き出す。これが起こると、比較
器３０４の出力がハイになり、電流源Ｉ３１２は動作不
能にされる。これによって出力電圧ＶOUTは基準電圧レ
ベルＶREFに維持される。
【００２３】図３（Ｂ）は本発明のピーク検出モードを
示す図である。このモードにおいては、ＰＫＤＥＴ信号
がハイでＲＥＳＥＴ信号はローである。また、入力信号
１００がスイッチ３０２によって比較器３０４に与えら
れる。従ってＡＮＤゲート３０８は動作不能にされ、電
流源Ｉ３１２は動作不能になる。入力信号１００がキャ
パシタＣ１０２の両端に蓄積された出力電圧ＶOUT より
も低いとき、比較器３０４の出力はローである。ＡＮＤ
ゲート３０６の出力は、キャパシタＣ１０２を充電する
電流源Ｉ３１０を動作不能にする。
示す図である。このモードにおいては、ＰＫＤＥＴ信号
がハイでＲＥＳＥＴ信号はローである。また、入力信号
１００がスイッチ３０２によって比較器３０４に与えら
れる。従ってＡＮＤゲート３０８は動作不能にされ、電
流源Ｉ３１２は動作不能になる。入力信号１００がキャ
パシタＣ１０２の両端に蓄積された出力電圧ＶOUT より
も低いとき、比較器３０４の出力はローである。ＡＮＤ
ゲート３０６の出力は、キャパシタＣ１０２を充電する
電流源Ｉ３１０を動作不能にする。
【００２４】入力信号が出力電圧ＶOUT より高いとき、
比較器３０４の出力はハイとなる。これによって電流源
Ｉ３１０は動作可能になる。電流源Ｉ３１０は、入力信
号１００が出力電圧ＶOUT の瞬時レベルより下になるま
でキャパシタＣ１０２を充電する。比較器３０４はバイ
アス電流を有しないＭＯＳＦＥＴ入力比較器である。比
較器３０４は入力信号１００を閉ループのフィードバッ
クを用いて電圧ＶOUTと比較する。
比較器３０４の出力はハイとなる。これによって電流源
Ｉ３１０は動作可能になる。電流源Ｉ３１０は、入力信
号１００が出力電圧ＶOUT の瞬時レベルより下になるま
でキャパシタＣ１０２を充電する。比較器３０４はバイ
アス電流を有しないＭＯＳＦＥＴ入力比較器である。比
較器３０４は入力信号１００を閉ループのフィードバッ
クを用いて電圧ＶOUTと比較する。
【００２５】比較器３０４の出力がハイのとき、電流源
Ｉ３１０（ＩPKDET ）は電流を与えて、出力電圧ＶOUT
が入力信号１００の瞬時値と等しくなるまでキャパシタ
Ｃ１０２を充電する。キャパシタＣ１０２の両端の出力
電圧ＶOUT はスルー・レート（slew-rate）が限定され
る。従って、本発明は、電圧ＶOUTを入力信号の最大値
へ押し上げるために入力信号の連続した上向きのローブ
（lobe）を必要とすることになる。従って、ピーク検出
器モードにおいて、電流源Ｉ３１０は入力信号１００が
電圧ＶOUTより高いとき、継続してキャパシタＣ１０２
を充電し、電圧ＶO UTを上昇させる。
Ｉ３１０（ＩPKDET ）は電流を与えて、出力電圧ＶOUT
が入力信号１００の瞬時値と等しくなるまでキャパシタ
Ｃ１０２を充電する。キャパシタＣ１０２の両端の出力
電圧ＶOUT はスルー・レート（slew-rate）が限定され
る。従って、本発明は、電圧ＶOUTを入力信号の最大値
へ押し上げるために入力信号の連続した上向きのローブ
（lobe）を必要とすることになる。従って、ピーク検出
器モードにおいて、電流源Ｉ３１０は入力信号１００が
電圧ＶOUTより高いとき、継続してキャパシタＣ１０２
を充電し、電圧ＶO UTを上昇させる。
【００２６】図３（Ｃ）は、本発明の保持モードを示
す。ＰＫＤＥＴ及びＲＥＳＥＴ信号は両方共ローであ
る。このモードにおいて、スイッチ３０２は基準電圧Ｖ
REF を比較器３０４の非反転入力に結合する。ＰＫＤＥ
Ｔ及びＲＥＳＥＴ信号がローであることによって、電流
源Ｉ３１０及びＩ３１２は動作不能となる。従って、電
流はキャパシタＣ１０２へ供給されることもキャパシタ
Ｃ１０２から排出されることもなく、キャパシタＣ１０
２はほぼ一定の電荷量を維持する。従って、出力電圧Ｖ
OUTはキャパシタＣ１０２に蓄積された入力信号のピー
ク電圧に等しい。
す。ＰＫＤＥＴ及びＲＥＳＥＴ信号は両方共ローであ
る。このモードにおいて、スイッチ３０２は基準電圧Ｖ
REF を比較器３０４の非反転入力に結合する。ＰＫＤＥ
Ｔ及びＲＥＳＥＴ信号がローであることによって、電流
源Ｉ３１０及びＩ３１２は動作不能となる。従って、電
流はキャパシタＣ１０２へ供給されることもキャパシタ
Ｃ１０２から排出されることもなく、キャパシタＣ１０
２はほぼ一定の電荷量を維持する。従って、出力電圧Ｖ
OUTはキャパシタＣ１０２に蓄積された入力信号のピー
ク電圧に等しい。
【００２７】当業者には上述の回路で第４のモードが存
在することが明らかであろう。すなわちＰＫＤＥＴ＝
１、及びＲＥＳＥＴ＝１の場合である。このモードにお
いては、電流源Ｉ３１０及びＩ３１２は両方共動作可能
にされる。スイッチ３０２が電圧ＶREF を比較器３０４
の非反転入力に与えると、キャパシタＣ１０２に対する
双方向電流駆動を行う第２のリセット・モードが活性化
される。このモードはキャパシタのリセット・レベルを
ＶREF に一層近くし、ある種の応用にはより望ましい。
在することが明らかであろう。すなわちＰＫＤＥＴ＝
１、及びＲＥＳＥＴ＝１の場合である。このモードにお
いては、電流源Ｉ３１０及びＩ３１２は両方共動作可能
にされる。スイッチ３０２が電圧ＶREF を比較器３０４
の非反転入力に与えると、キャパシタＣ１０２に対する
双方向電流駆動を行う第２のリセット・モードが活性化
される。このモードはキャパシタのリセット・レベルを
ＶREF に一層近くし、ある種の応用にはより望ましい。
【００２８】３つのモードを示すタイミング・ダイヤグ
ラム：図４は比較器３０４の非反転入力に与えられた入
力電圧及び対応する出力電圧ＶOUT を示すタイミング・
ダイヤグラムである。比較器３０４の非反転入力におけ
る入力電圧は点線で示されている。時間ＯからＴ１の間
では、ＰＫＤＥＴ信号がローでＲＥＳＥＴ信号はハイで
ある。初期において、キャパシタＣ１０２は放電されて
おり、従って出力信号ＶOUT はＯボルト（実線で示され
ている）のレベルである。スイッチ３０２が比較器３０
４の非反転入力に基準電圧ＶREF を与えるので、入力電
圧はＶREF に等しい。図４に示すように、電流源Ｉ３１
０及びＩ３１２は動作不能になっている。出力電圧Ｖ
OUT は接地電位近くに維持される。
ラム：図４は比較器３０４の非反転入力に与えられた入
力電圧及び対応する出力電圧ＶOUT を示すタイミング・
ダイヤグラムである。比較器３０４の非反転入力におけ
る入力電圧は点線で示されている。時間ＯからＴ１の間
では、ＰＫＤＥＴ信号がローでＲＥＳＥＴ信号はハイで
ある。初期において、キャパシタＣ１０２は放電されて
おり、従って出力信号ＶOUT はＯボルト（実線で示され
ている）のレベルである。スイッチ３０２が比較器３０
４の非反転入力に基準電圧ＶREF を与えるので、入力電
圧はＶREF に等しい。図４に示すように、電流源Ｉ３１
０及びＩ３１２は動作不能になっている。出力電圧Ｖ
OUT は接地電位近くに維持される。
【００２９】時間Ｔ１とＴ３の間では、本発明はピーク
検出モードで動作する。図３（Ｂ）に示すように、ＰＫ
ＤＥＴ信号はハイでＲＥＳＥＴ信号はローである。この
モードでは、比較器３０４の非反転入力は入力信号１０
０に結合される。図４において、入力信号１００（破線
で示す）は全波整流電圧信号である。図はこの時間間隔
において入力信号１００に６つのローブがあることを示
している。
検出モードで動作する。図３（Ｂ）に示すように、ＰＫ
ＤＥＴ信号はハイでＲＥＳＥＴ信号はローである。この
モードでは、比較器３０４の非反転入力は入力信号１０
０に結合される。図４において、入力信号１００（破線
で示す）は全波整流電圧信号である。図はこの時間間隔
において入力信号１００に６つのローブがあることを示
している。
【００３０】時間Ｔ１では、出力電圧ＶOUTは０ボルト
に等しい。時間Ｔ１とＴ２の間では、比較器３０４の非
反転入力に与えられた入力信号１００は出力信号ＶOUT
より大きい。従って比較器３０４のハイ出力は電流源Ｉ
３１０を動作可能にする。電流源Ｉ３１０は、キャパシ
タＣ１０２を充電する。図４において、時間Ｔ１とＴ２
の間では、出力電圧ＶOUT は入力信号１００の３つのロ
ーブに応答して直線的に上昇する。
に等しい。時間Ｔ１とＴ２の間では、比較器３０４の非
反転入力に与えられた入力信号１００は出力信号ＶOUT
より大きい。従って比較器３０４のハイ出力は電流源Ｉ
３１０を動作可能にする。電流源Ｉ３１０は、キャパシ
タＣ１０２を充電する。図４において、時間Ｔ１とＴ２
の間では、出力電圧ＶOUT は入力信号１００の３つのロ
ーブに応答して直線的に上昇する。
【００３１】時間Ｔ２において瞬時電圧ＶOUT は入力信
号１００の最低レベルに上昇する。これに応答して、比
較器３０４の出力はローになる。比較器３０４のロー出
力は電流源Ｉ３１０を動作不能にする。電流源Ｉ３１０
とＩ３１２が動作不能になると、ピーク検出器の出力電
圧ＶOUTは、一定レベルに保持される。出力電圧Ｖ
OUTは、比較器３０４に与えられた電圧が出力電圧を超
えるまで一定に維持される。時間Ｔ２とＴ３の間では、
出力電圧ＶOUT は電流源Ｉ３１０を用いてキャパシタＣ
１０２を充電することにより交互に上昇する。
号１００の最低レベルに上昇する。これに応答して、比
較器３０４の出力はローになる。比較器３０４のロー出
力は電流源Ｉ３１０を動作不能にする。電流源Ｉ３１０
とＩ３１２が動作不能になると、ピーク検出器の出力電
圧ＶOUTは、一定レベルに保持される。出力電圧Ｖ
OUTは、比較器３０４に与えられた電圧が出力電圧を超
えるまで一定に維持される。時間Ｔ２とＴ３の間では、
出力電圧ＶOUT は電流源Ｉ３１０を用いてキャパシタＣ
１０２を充電することにより交互に上昇する。
【００３２】時間Ｔ３では、ピーク検出器はＰＫＤＥＴ
及びＲＥＳＥＴ信号をローにセットすることによって保
持モードに切り替わる。両電流源Ｉ３１０及びＩ３１２
（ＩPKDET及びＩRESET）は動作不能にされる。保持モー
ド中、スイッチ３０２は、一定レベル（点線で示す）で
示される基準定電圧ＶREF に結合される。図４におい
て、時間Ｔ３とＴ４の間では、出力電圧ＶOUTは一定レ
ベルＶ1（０≦Ｖ1≦ＶMAX）に維持される。
及びＲＥＳＥＴ信号をローにセットすることによって保
持モードに切り替わる。両電流源Ｉ３１０及びＩ３１２
（ＩPKDET及びＩRESET）は動作不能にされる。保持モー
ド中、スイッチ３０２は、一定レベル（点線で示す）で
示される基準定電圧ＶREF に結合される。図４におい
て、時間Ｔ３とＴ４の間では、出力電圧ＶOUTは一定レ
ベルＶ1（０≦Ｖ1≦ＶMAX）に維持される。
【００３３】時間Ｔ４では、本発明のピーク検出器はリ
セット・モードで動作する。ＰＫＤＥＴ信号はローでＲ
ＥＳＥＴ信号はハイである。ＰＫＤＥＴ信号をゼロにセ
ットすることによって電流源Ｉ３１０は動作不能とな
る。スイッチ３０２は、比較器３０４の非反転入力を基
準定電圧ＶREF に結合する。図４に示すように、出力電
圧ＶOUT（実線）はＶ1の値を有する。出力電圧ＶOUTは
ＶREFと等しい比較器３０４の入力電圧（点線で示す）
よりも高い。比較器３０４は論理ローを出力する。従っ
てキャパシタＣ１０２を放電させる電流源Ｉ３１２（Ｉ
RESET ）を動作可能にする。出力電圧ＶOUTはＶ1 のレ
ベルからＶREFへ直線的に下降する。
セット・モードで動作する。ＰＫＤＥＴ信号はローでＲ
ＥＳＥＴ信号はハイである。ＰＫＤＥＴ信号をゼロにセ
ットすることによって電流源Ｉ３１０は動作不能とな
る。スイッチ３０２は、比較器３０４の非反転入力を基
準定電圧ＶREF に結合する。図４に示すように、出力電
圧ＶOUT（実線）はＶ1の値を有する。出力電圧ＶOUTは
ＶREFと等しい比較器３０４の入力電圧（点線で示す）
よりも高い。比較器３０４は論理ローを出力する。従っ
てキャパシタＣ１０２を放電させる電流源Ｉ３１２（Ｉ
RESET ）を動作可能にする。出力電圧ＶOUTはＶ1 のレ
ベルからＶREFへ直線的に下降する。
【００３４】時間Ｔ５で、ＶOUT は比較器３０４に結合
された基準電圧ＶREFに到達する。一方、比較器３０４
の出力はハイに上昇し、従って電流源Ｉ３１２を動作不
能にする。時間Ｔ５とＴ６の間では、出力電圧ＶOUTは
一定レベルＶREFを有する。
された基準電圧ＶREFに到達する。一方、比較器３０４
の出力はハイに上昇し、従って電流源Ｉ３１２を動作不
能にする。時間Ｔ５とＴ６の間では、出力電圧ＶOUTは
一定レベルＶREFを有する。
【００３５】時間Ｔ６において、本発明は図３（Ｂ）に
示すように、ピーク検出器モードで動作する。時間Ｔ６
とＴ７の間では、入力信号１００は比較器３０４の非反
転入力に結合される。図４において、この期間に入力信
号１００の６つのローブが存在する。入力信号１００が
出力電圧ＶOUT より高いとき、比較器３０４の出力はハ
イになる。このことは、ピーク検出電流源Ｉ３１０を動
作可能にする。電流源Ｉ３１０は、入力信号１００が出
力電圧ＶOUT の瞬時値より下に下降するまでキャパシタ
Ｃ１０２を充電する。時間Ｔ７より前に、電流源Ｉ３１
０は、出力電圧ＶOUT を入力信号１００のピーク値まで
充電する（図４に示す）。
示すように、ピーク検出器モードで動作する。時間Ｔ６
とＴ７の間では、入力信号１００は比較器３０４の非反
転入力に結合される。図４において、この期間に入力信
号１００の６つのローブが存在する。入力信号１００が
出力電圧ＶOUT より高いとき、比較器３０４の出力はハ
イになる。このことは、ピーク検出電流源Ｉ３１０を動
作可能にする。電流源Ｉ３１０は、入力信号１００が出
力電圧ＶOUT の瞬時値より下に下降するまでキャパシタ
Ｃ１０２を充電する。時間Ｔ７より前に、電流源Ｉ３１
０は、出力電圧ＶOUT を入力信号１００のピーク値まで
充電する（図４に示す）。
【００３６】時間Ｔ７で、本発明はＰＫＤＥＴ及びＲＥ
ＳＥＴ信号がローである保持モードで動作する。このこ
とは、電流源Ｉ３１０及びＩ３１２を動作不能にし、保
持キャパシタＣ１０２への電流供給も電流排出もしな
い。従って図４において、出力電圧ＶOUTは時間Ｔ７後
ではＶMAXのピーク値に止まる。
ＳＥＴ信号がローである保持モードで動作する。このこ
とは、電流源Ｉ３１０及びＩ３１２を動作不能にし、保
持キャパシタＣ１０２への電流供給も電流排出もしな
い。従って図４において、出力電圧ＶOUTは時間Ｔ７後
ではＶMAXのピーク値に止まる。
【００３７】本発明は低オフセット電圧で、増幅器スル
ー・レート制限のない且つ雑音排除能力に優れた閉ルー
プのピーク検出を提供する。保持キャパシタＣ１０２に
蓄積されたピーク電圧は、ＡＮＤゲート３０６に適用さ
れたピーク検出信号のタイミングによって影響されな
い。ピーク検出器はまた自分自身をオフにする。従っ
て、外部の論理タイミングは重要ではない。更に本発明
の利点は、電流源駆動によって優れた雑音排除能力を提
供することである。別の利点は、ピーク検出器の正確さ
が比較器のオフセット電圧によって決定されることであ
る。チャネル間に整合用時定数は必要ない。本発明の更
に別の利点は、ＭＯＳＦＥＴ入力比較器が最小の入力バ
イアス電流を有することである。従って、比較器３０４
の反転入力によって保持キャパシタＣ１０２から殆ど電
荷が排出されない。更に本発明の別の利点は、演算増幅
器のスルー・レート／クランプの問題がないことであ
る。またリセット電圧が常にＶREF電圧と等しいか又は
それ以下であることも利点である。
ー・レート制限のない且つ雑音排除能力に優れた閉ルー
プのピーク検出を提供する。保持キャパシタＣ１０２に
蓄積されたピーク電圧は、ＡＮＤゲート３０６に適用さ
れたピーク検出信号のタイミングによって影響されな
い。ピーク検出器はまた自分自身をオフにする。従っ
て、外部の論理タイミングは重要ではない。更に本発明
の利点は、電流源駆動によって優れた雑音排除能力を提
供することである。別の利点は、ピーク検出器の正確さ
が比較器のオフセット電圧によって決定されることであ
る。チャネル間に整合用時定数は必要ない。本発明の更
に別の利点は、ＭＯＳＦＥＴ入力比較器が最小の入力バ
イアス電流を有することである。従って、比較器３０４
の反転入力によって保持キャパシタＣ１０２から殆ど電
荷が排出されない。更に本発明の別の利点は、演算増幅
器のスルー・レート／クランプの問題がないことであ
る。またリセット電圧が常にＶREF電圧と等しいか又は
それ以下であることも利点である。
【００３８】図５は、本発明によるピーク検出を示すタ
イミング・ダイアグラムである。時間ゼロとＴ１の間で
は、本発明は保持モードで動作し、出力電圧は実線で示
す２．７ボルト近くの一定レベル（実線）である。時間
Ｔ１において、入力信号１００は比較器３０４の非反転
入力に結合される。入力信号は点線で示されている。図
５に示すように、出力電圧ＶOUT （実線）は、入力信号
１００の瞬時値が出力電圧ＶOUT より下に降下するまで
直線的に上昇する。従って時間Ｔ５において、入力信号
は出力電圧ＶOUTを最大値ＶMAX（入力信号のピーク電
圧）に到達せしめる。
イミング・ダイアグラムである。時間ゼロとＴ１の間で
は、本発明は保持モードで動作し、出力電圧は実線で示
す２．７ボルト近くの一定レベル（実線）である。時間
Ｔ１において、入力信号１００は比較器３０４の非反転
入力に結合される。入力信号は点線で示されている。図
５に示すように、出力電圧ＶOUT （実線）は、入力信号
１００の瞬時値が出力電圧ＶOUT より下に降下するまで
直線的に上昇する。従って時間Ｔ５において、入力信号
は出力電圧ＶOUTを最大値ＶMAX（入力信号のピーク電
圧）に到達せしめる。
【００３９】接地電位付近の追従範囲の電流シンク：本
発明は差動トランジスタに関する向上した電圧追従電流
源を提供する。この回路はピーク検出器で用いられる。
この技術分野でよく知られているように、集積回路（Ｉ
Ｃ）は一般に差動対のトランジスタに対して動作電流を
供給するために電流源を必要とする。
発明は差動トランジスタに関する向上した電圧追従電流
源を提供する。この回路はピーク検出器で用いられる。
この技術分野でよく知られているように、集積回路（Ｉ
Ｃ）は一般に差動対のトランジスタに対して動作電流を
供給するために電流源を必要とする。
【００４０】図６は、差動対に対する従来技術の電流源
を示す図である。抵抗Ｒ１０２及びＲ１０４の第１の端
子は電源電圧ＶCCに結合している。抵抗Ｒ１０２及びＲ
１０４の第２の端子は、それぞれＮＰＮトランジスタＱ
１０２及びＱ１０４のコレクタに結合している。トラン
ジスタＱ１０２及びＱ１０４のベースは入力信号を受信
する。トランジスタＱ１０２及びＱ１０４のエミッタは
共に電流源Ｉ１０２の第１の端子に結合している。電流
源Ｉ１０２の第２の端子は接地電位に結合されている。
電流源Ｉ１０２は一定の電流ＩS を流す。
を示す図である。抵抗Ｒ１０２及びＲ１０４の第１の端
子は電源電圧ＶCCに結合している。抵抗Ｒ１０２及びＲ
１０４の第２の端子は、それぞれＮＰＮトランジスタＱ
１０２及びＱ１０４のコレクタに結合している。トラン
ジスタＱ１０２及びＱ１０４のベースは入力信号を受信
する。トランジスタＱ１０２及びＱ１０４のエミッタは
共に電流源Ｉ１０２の第１の端子に結合している。電流
源Ｉ１０２の第２の端子は接地電位に結合されている。
電流源Ｉ１０２は一定の電流ＩS を流す。
【００４１】図６に示す電流源Ｉ１０２は、図７に示す
従来技術で実施されている。電流源Ｉ１０２は、ＮＰＮ
トランジスタＱ２０２、抵抗Ｒ２０２及び電圧源２０６
から成る。トランジスタＱ２０２のコレクタは、トラン
ジスタＱ１０２及びＱ１０４のエミッタに結合してい
る。トランジスタＱ２０２のベースは、ＶBIASの値を有
する電圧源２０６に結合している。トランジスタＱ２０
２は、エミッタを抵抗Ｒ２０２を通して接地電位に結合
している。
従来技術で実施されている。電流源Ｉ１０２は、ＮＰＮ
トランジスタＱ２０２、抵抗Ｒ２０２及び電圧源２０６
から成る。トランジスタＱ２０２のコレクタは、トラン
ジスタＱ１０２及びＱ１０４のエミッタに結合してい
る。トランジスタＱ２０２のベースは、ＶBIASの値を有
する電圧源２０６に結合している。トランジスタＱ２０
２は、エミッタを抵抗Ｒ２０２を通して接地電位に結合
している。
【００４２】図７に示す従来技術機構の欠点は、電流源
Ｉ１０２に対して、低電圧域における電圧追従に制約が
あることである。抵抗Ｒ２０２の両端の電圧降下ＶRES
はおおよそトランジスタＱ２０２のベース・エミッタ電
圧の半分である。公称ベース・エミッタ電圧ＶBE０．６
ボルトに関して、抵抗Ｒ２０２の両端の電圧ＶRES はお
よそ０．３ボルトである。従って、トランジスタＱ２０
２のコレクタにおける電圧追従の下限はおよそ０．４ボ
ルト（ＶRES ＋０．１ボルト）である。このことは、ト
ランジスタＱ１０２及びＱ１０４のベースにおいてコモ
ン・モード電圧に制約を生ずる。コモン・モード電圧の
下限は、０．４ボルトとトランジスタＱ１０２又はＱ１
０４のＶBEの合計よりも低いことが望ましい。
Ｉ１０２に対して、低電圧域における電圧追従に制約が
あることである。抵抗Ｒ２０２の両端の電圧降下ＶRES
はおおよそトランジスタＱ２０２のベース・エミッタ電
圧の半分である。公称ベース・エミッタ電圧ＶBE０．６
ボルトに関して、抵抗Ｒ２０２の両端の電圧ＶRES はお
よそ０．３ボルトである。従って、トランジスタＱ２０
２のコレクタにおける電圧追従の下限はおよそ０．４ボ
ルト（ＶRES ＋０．１ボルト）である。このことは、ト
ランジスタＱ１０２及びＱ１０４のベースにおいてコモ
ン・モード電圧に制約を生ずる。コモン・モード電圧の
下限は、０．４ボルトとトランジスタＱ１０２又はＱ１
０４のＶBEの合計よりも低いことが望ましい。
【００４３】図８は、本発明による差動対と共に使用さ
れる改良された電流シンクを示す。差動対は本発明の比
較回路で用いられる。本発明の電流シンクは、図７に示
す従来技術のエミッタ抵抗電圧降下がなく、接地電位近
くの追従域を達成している。
れる改良された電流シンクを示す。差動対は本発明の比
較回路で用いられる。本発明の電流シンクは、図７に示
す従来技術のエミッタ抵抗電圧降下がなく、接地電位近
くの追従域を達成している。
【００４４】図８において、ダイオードＤ３０２の第１
の端子は電源電圧ＶCCに結合している。ダイオードＤ３
０２の第２の端子は、抵抗Ｒ１０２及びＲ１０４の第１
の端子に結合しており、更にＰＮＰトランジスタＱ３０
２のベースに結合している。抵抗Ｒ１０２及びＲ１０４
の第２の端子は、それぞれトランジスタＱ１０２及びＱ
１０４のコレクタに結合している。入力信号はトランジ
スタＱ１０２及びＱ１０４のベースに与えられる。トラ
ンジスタＱ１０２及びＱ１０４のエミッタは共にトラン
ジスタＱ２０２のコレクタに結合している。トランジス
タＱ２０２のエミッタは接地電位に結合している。トラ
ンジスタＱ３０２のエミッタはＶCCに結合している。ト
ランジスタＱ３０２のコレクタはノートン（Norton）増
幅器Ｕ３０６の非反転入力に結合している。一定値Ｉ
REF を有する基準電流Ｉ３０２は、ノートン増幅器Ｕ３
０６の反転入力に与えられる。ノートン増幅器Ｕ３０６
の出力は、トランジスタＱ２０２のベースに与えられ
る。
の端子は電源電圧ＶCCに結合している。ダイオードＤ３
０２の第２の端子は、抵抗Ｒ１０２及びＲ１０４の第１
の端子に結合しており、更にＰＮＰトランジスタＱ３０
２のベースに結合している。抵抗Ｒ１０２及びＲ１０４
の第２の端子は、それぞれトランジスタＱ１０２及びＱ
１０４のコレクタに結合している。入力信号はトランジ
スタＱ１０２及びＱ１０４のベースに与えられる。トラ
ンジスタＱ１０２及びＱ１０４のエミッタは共にトラン
ジスタＱ２０２のコレクタに結合している。トランジス
タＱ２０２のエミッタは接地電位に結合している。トラ
ンジスタＱ３０２のエミッタはＶCCに結合している。ト
ランジスタＱ３０２のコレクタはノートン（Norton）増
幅器Ｕ３０６の非反転入力に結合している。一定値Ｉ
REF を有する基準電流Ｉ３０２は、ノートン増幅器Ｕ３
０６の反転入力に与えられる。ノートン増幅器Ｕ３０６
の出力は、トランジスタＱ２０２のベースに与えられ
る。
【００４５】トランジスタＱ２０２のコレクタ電流の値
は差動対（トランジスタＱ１０２及びＱ１０４から成
る）上でサンプリングされ、トランジスタＱ３０２のコ
レクタにミラー（mirror）される。トランジスタＱ３０
２のコレクタはノートン増幅器Ｕ３０６の非反転入力に
結合している。ノートン増幅器の反転入力は、基準電流
Ｉ３０２に結合している。当技術分野で良く知られてい
るように、ノートン増幅器は、２つの電流を入力とする
電流差増幅器であり、入力電流の差に対応する電圧出力
を供給する。
は差動対（トランジスタＱ１０２及びＱ１０４から成
る）上でサンプリングされ、トランジスタＱ３０２のコ
レクタにミラー（mirror）される。トランジスタＱ３０
２のコレクタはノートン増幅器Ｕ３０６の非反転入力に
結合している。ノートン増幅器の反転入力は、基準電流
Ｉ３０２に結合している。当技術分野で良く知られてい
るように、ノートン増幅器は、２つの電流を入力とする
電流差増幅器であり、入力電流の差に対応する電圧出力
を供給する。
【００４６】トランジスタＱ３０２のコレクタ電流が基
準電流Ｉ３０２より大きいとき、ノートン増幅器Ｕ３０
６は負の誤差電圧を生成する。この誤差電圧は、トラン
ジスタＱ３０２の電流が基準電流Ｉ３０２と一致するま
でトランジスタＱ２０２のベース電圧を減少させる。ト
ランジスタＱ３０２の電流が基準電流Ｉ３０２より小さ
いとき、ノートン増幅器Ｕ３０６の出力電圧は上昇す
る。このことは、トランジスタＱ２０２によって流され
る電流Ｉ３０２と一致するまで増加させる。接地電位付
近の追従は、図７に見られる抵抗Ｒ２０２を取り除くこ
とによって達成され、フィードバック・ループを用いる
ことによって高出力インピーダンスが実現される。従っ
て、本発明は、従来技術の直列フィードバック抵抗をノ
ートン増幅器のフィードバック・ループで置き換え、接
地電位付近の追従を達成している。
準電流Ｉ３０２より大きいとき、ノートン増幅器Ｕ３０
６は負の誤差電圧を生成する。この誤差電圧は、トラン
ジスタＱ３０２の電流が基準電流Ｉ３０２と一致するま
でトランジスタＱ２０２のベース電圧を減少させる。ト
ランジスタＱ３０２の電流が基準電流Ｉ３０２より小さ
いとき、ノートン増幅器Ｕ３０６の出力電圧は上昇す
る。このことは、トランジスタＱ２０２によって流され
る電流Ｉ３０２と一致するまで増加させる。接地電位付
近の追従は、図７に見られる抵抗Ｒ２０２を取り除くこ
とによって達成され、フィードバック・ループを用いる
ことによって高出力インピーダンスが実現される。従っ
て、本発明は、従来技術の直列フィードバック抵抗をノ
ートン増幅器のフィードバック・ループで置き換え、接
地電位付近の追従を達成している。
【００４７】本発明の望ましい実施例：図９は本発明の
望ましい実施例を示す詳細図である。この回路は接地電
位付近の電圧追従を有する電流シンクを備えた閉ループ
のピーク検出器である。この装置は、スイッチ・ブロッ
ク３０２、制御ブロック３２０、差動増幅器９８０、レ
ベル・シフト段９８４、第２の増幅段９８６、バイアス
回路９８２、電流源９７２及び９７４及びキャパシタＣ
１０２を備えている。接地電位付近の電圧追従を有する
電流シンクはノートン増幅器３０６及び電流ミラー９７
０を備えている。差動増幅器９８０及びレベル・シフト
段９８４は図３（Ａ）の比較器３０４に対応する。同様
に、電流源９７４及び電流シンク９７２は、第２の増幅
段９８６と共に、それぞれ図３（Ａ）の電流源Ｉ３１０
及びＩ３１２に対応している。
望ましい実施例を示す詳細図である。この回路は接地電
位付近の電圧追従を有する電流シンクを備えた閉ループ
のピーク検出器である。この装置は、スイッチ・ブロッ
ク３０２、制御ブロック３２０、差動増幅器９８０、レ
ベル・シフト段９８４、第２の増幅段９８６、バイアス
回路９８２、電流源９７２及び９７４及びキャパシタＣ
１０２を備えている。接地電位付近の電圧追従を有する
電流シンクはノートン増幅器３０６及び電流ミラー９７
０を備えている。差動増幅器９８０及びレベル・シフト
段９８４は図３（Ａ）の比較器３０４に対応する。同様
に、電流源９７４及び電流シンク９７２は、第２の増幅
段９８６と共に、それぞれ図３（Ａ）の電流源Ｉ３１０
及びＩ３１２に対応している。
【００４８】制御ブロック３２０は、インバータＩ９０
２及びＩ９０４、ＮＡＮＤゲートＡ９０２及びＦＥＴ
Ｍ９０６、Ｍ９０８、Ｍ９１０を有する。ＲＥＳＥＴ信
号はインバータＩ９０２の入力に結合している。インバ
ータＩ９０２の出力は、ＮＡＮＤゲートＡ９０２の第１
入力及びＦＥＴ Ｍ９０８及びＭ９１０のゲート電極に
結合している。電流シンク９７２はＦＥＴ Ｍ９０８及
びＭ９１０を含む。ＰＫＤＥＴ信号は、制御ブロック３
２０のＮＡＮＤゲートＡ９０２の第２の入力に与えられ
る。ＮＡＮＤゲートＡ９０２の出力は、インバータＩ９
０４の入力とスイッチ・ブロック３０２に結合してい
る。具体的には、ＮＡＮＤゲートＡ９０２の出力は、伝
送ゲートＴ９０４，Ｔ９０８の非反転制御入力及び伝送
ゲートＴ９０２とＴ９０６の反転制御入力に結合してい
る。インバータＩ９０４の出力は、ＰＭＯＳ ＦＥＴ
Ｍ９０６のゲート及びスイッチ・ブロック３０２に結合
している。具体的には、インバータＩ９０４の出力は、
伝送ゲートＴ９０２，Ｔ９０６の非反転制御入力及び伝
送ゲートＴ９０４とＴ９０８の反転制御入力に結合して
いる。制御ブロック３２０のＰＭＯＳ ＦＥＴ Ｍ９０
６は電流源９７４に含まれている。
２及びＩ９０４、ＮＡＮＤゲートＡ９０２及びＦＥＴ
Ｍ９０６、Ｍ９０８、Ｍ９１０を有する。ＲＥＳＥＴ信
号はインバータＩ９０２の入力に結合している。インバ
ータＩ９０２の出力は、ＮＡＮＤゲートＡ９０２の第１
入力及びＦＥＴ Ｍ９０８及びＭ９１０のゲート電極に
結合している。電流シンク９７２はＦＥＴ Ｍ９０８及
びＭ９１０を含む。ＰＫＤＥＴ信号は、制御ブロック３
２０のＮＡＮＤゲートＡ９０２の第２の入力に与えられ
る。ＮＡＮＤゲートＡ９０２の出力は、インバータＩ９
０４の入力とスイッチ・ブロック３０２に結合してい
る。具体的には、ＮＡＮＤゲートＡ９０２の出力は、伝
送ゲートＴ９０４，Ｔ９０８の非反転制御入力及び伝送
ゲートＴ９０２とＴ９０６の反転制御入力に結合してい
る。インバータＩ９０４の出力は、ＰＭＯＳ ＦＥＴ
Ｍ９０６のゲート及びスイッチ・ブロック３０２に結合
している。具体的には、インバータＩ９０４の出力は、
伝送ゲートＴ９０２，Ｔ９０６の非反転制御入力及び伝
送ゲートＴ９０４とＴ９０８の反転制御入力に結合して
いる。制御ブロック３２０のＰＭＯＳ ＦＥＴ Ｍ９０
６は電流源９７４に含まれている。
【００４９】スイッチ・ブロック３０２は、アナログ伝
送ゲートＴ９０２−Ｔ９０８を有する。伝送ゲートＴ９
０４の入力は接地電位に接続されている。入力信号１０
０は伝送ゲートＴ９０２の入力に与えられる。伝送ゲー
トＴ９０２の出力は、伝送ゲートＴ９０４の出力及び伝
送ゲートＴ９０６の入力に結合している。基準電圧Ｖ
REF は、伝送ゲートＴ９０８の入力に与えられる。伝送
ゲートＴ９０６及びＴ９０８の出力は、差動増幅器９８
０のＦＥＴ Ｍ９０２のゲート電極に結合している。
送ゲートＴ９０２−Ｔ９０８を有する。伝送ゲートＴ９
０４の入力は接地電位に接続されている。入力信号１０
０は伝送ゲートＴ９０２の入力に与えられる。伝送ゲー
トＴ９０２の出力は、伝送ゲートＴ９０４の出力及び伝
送ゲートＴ９０６の入力に結合している。基準電圧Ｖ
REF は、伝送ゲートＴ９０８の入力に与えられる。伝送
ゲートＴ９０６及びＴ９０８の出力は、差動増幅器９８
０のＦＥＴ Ｍ９０２のゲート電極に結合している。
【００５０】差動増幅器９８０は差動増幅器９８０に対
する入力であるＦＥＴ Ｍ９０２及びＭ９０４を含む。
ＦＥＴ Ｍ９０２及びＭ９０４のドレインは電源電圧Ｖ
CCに結合している。ＦＥＴ Ｍ９０２のソースは、トラ
ンジスタＱ９０８のベース及びトランジスタＱ９１２の
コレクタに結合している。同様に、ＦＥＴ Ｍ９０４の
ソースは、トランジスタＱ９１０のベース及びトランジ
スタＱ９１４のコレクタに結合している。トランジスタ
Ｑ９０８及びＱ９１０は共通エミッタを有する差動対で
ある。抵抗Ｒ９２０及びＲ９２２はそれぞれ接地電位と
トランジスタＱ９１２及びＱ９１４のエミッタとの間に
結合している。トランジスタＱ９１２及びＱ９１４のベ
ースは、トランジスタＱ９１６−Ｑ９２２のベースに結
合している。
する入力であるＦＥＴ Ｍ９０２及びＭ９０４を含む。
ＦＥＴ Ｍ９０２及びＭ９０４のドレインは電源電圧Ｖ
CCに結合している。ＦＥＴ Ｍ９０２のソースは、トラ
ンジスタＱ９０８のベース及びトランジスタＱ９１２の
コレクタに結合している。同様に、ＦＥＴ Ｍ９０４の
ソースは、トランジスタＱ９１０のベース及びトランジ
スタＱ９１４のコレクタに結合している。トランジスタ
Ｑ９０８及びＱ９１０は共通エミッタを有する差動対で
ある。抵抗Ｒ９２０及びＲ９２２はそれぞれ接地電位と
トランジスタＱ９１２及びＱ９１４のエミッタとの間に
結合している。トランジスタＱ９１２及びＱ９１４のベ
ースは、トランジスタＱ９１６−Ｑ９２２のベースに結
合している。
【００５１】トランジスタＱ９０８及びＱ９１０のコレ
クタは、それぞれトランジスタＱ９０４及びＱ９０６の
エミッタに結合している。カスコード（cascode ）接続
されたトランジスタＱ９０４及びＱ９０６のベースは、
バイアス回路９８２のトランジスタＱ９３２のエミッタ
に結合している。トランジスタＱ９０４及びＱ９０６の
コレクタは、それぞれ抵抗Ｒ９０２及びＱ９０４の第１
端子に結合している。トランジスタＱ９０４及びＱ９０
６のコレクタは、それぞれ差動増幅器９８０の電圧出力
を提供し、レベル・シフト段９８４のトランジスタＱ９
３８及びＱ９４０のベースに結合している。抵抗Ｒ９０
２及びＲ９０４の第２端子は、共に結合され、ダイオー
ド接続されたＰＮＰトランジスタＱ９０２を通して電源
電圧ＶCCに結合している。
クタは、それぞれトランジスタＱ９０４及びＱ９０６の
エミッタに結合している。カスコード（cascode ）接続
されたトランジスタＱ９０４及びＱ９０６のベースは、
バイアス回路９８２のトランジスタＱ９３２のエミッタ
に結合している。トランジスタＱ９０４及びＱ９０６の
コレクタは、それぞれ抵抗Ｒ９０２及びＱ９０４の第１
端子に結合している。トランジスタＱ９０４及びＱ９０
６のコレクタは、それぞれ差動増幅器９８０の電圧出力
を提供し、レベル・シフト段９８４のトランジスタＱ９
３８及びＱ９４０のベースに結合している。抵抗Ｒ９０
２及びＲ９０４の第２端子は、共に結合され、ダイオー
ド接続されたＰＮＰトランジスタＱ９０２を通して電源
電圧ＶCCに結合している。
【００５２】ダイオード接続されたトランジスタＱ９０
２は図８のダイオードＤ３０２に対応する。トランジス
タＱ９０２のベースは、トランジスタＱ９０２のコレク
タ及びＰＮＰトランジスタＱ９３４のベースに結合して
いる。トランジスタＱ９０２のコレクタは、差動増幅器
９８０の抵抗Ｒ９０２及びＲ９０４の第２端子に結合し
ている。トランジスタＱ９０２のエミッタは、電源電圧
ＶCCに結合している。差動増幅器９８０を流れる電流Ｉ
AMP は、ダイオード接続されたトランジスタＱ９０２の
コレクタでＰＮＰトランジスタＱ９３４によってミラー
（mirror）される。ＰＮＰトランジスタＱ９３４はその
コレクタから電流ＩINをノートン増幅器３０６（以下に
説明する）に供給する。トランジスタＱ９３４のエミッ
タは電源電圧ＶCCに結合している。ＰＮＰトランジスタ
Ｑ９３４は図８のトランジスタＱ３０２に対応する。
２は図８のダイオードＤ３０２に対応する。トランジス
タＱ９０２のベースは、トランジスタＱ９０２のコレク
タ及びＰＮＰトランジスタＱ９３４のベースに結合して
いる。トランジスタＱ９０２のコレクタは、差動増幅器
９８０の抵抗Ｒ９０２及びＲ９０４の第２端子に結合し
ている。トランジスタＱ９０２のエミッタは、電源電圧
ＶCCに結合している。差動増幅器９８０を流れる電流Ｉ
AMP は、ダイオード接続されたトランジスタＱ９０２の
コレクタでＰＮＰトランジスタＱ９３４によってミラー
（mirror）される。ＰＮＰトランジスタＱ９３４はその
コレクタから電流ＩINをノートン増幅器３０６（以下に
説明する）に供給する。トランジスタＱ９３４のエミッ
タは電源電圧ＶCCに結合している。ＰＮＰトランジスタ
Ｑ９３４は図８のトランジスタＱ３０２に対応する。
【００５３】図９において、バイアス回路９８２は破線
内に示されている。トランジスタＱ９３２のコレクタは
電源電圧ＶCCに結合している。トランジスタＱ９３２の
ベースはトランジスタＱ９３６のベースに結合してい
る。トランジスタＱ９３６はダイオード接続されてい
る。トランジスタＱ９３６のベースは、トランジスタＱ
９３６のコレクタに結合している。抵抗Ｒ９１４は電源
電圧ＶCCとトランジスタＱ９３６のコレクタの間に結合
している。トランジスタＱ９３６のエミッタは抵抗Ｒ９
１０の第１端子に結合している。抵抗Ｒ９１０の第２端
子は、ＮＰＮトランジスタＱ９２４のベースとＮＰＮト
ランジスタＱ９１８のコレクタに結合している。トラン
ジスタＱ９２４のコレクタは、電源電圧ＶCCに結合して
いる。トランジスタＱ９２４のエミッタは、トランジス
タＱ９１２ないしトランジスタＱ９２２のベースに結合
している。トランジスタＱ９１６及びＱ９１８は電流ミ
ラーを形成する。抵抗Ｒ９２４及びＲ９２６は、それぞ
れ接地電位とトランジスタＱ９１６及びＱ９１８のエミ
ッタとの間に結合している。トランジスタＱ９１６のコ
レクタはトランジスタＱ９２８のコレクタに結合してい
る。
内に示されている。トランジスタＱ９３２のコレクタは
電源電圧ＶCCに結合している。トランジスタＱ９３２の
ベースはトランジスタＱ９３６のベースに結合してい
る。トランジスタＱ９３６はダイオード接続されてい
る。トランジスタＱ９３６のベースは、トランジスタＱ
９３６のコレクタに結合している。抵抗Ｒ９１４は電源
電圧ＶCCとトランジスタＱ９３６のコレクタの間に結合
している。トランジスタＱ９３６のエミッタは抵抗Ｒ９
１０の第１端子に結合している。抵抗Ｒ９１０の第２端
子は、ＮＰＮトランジスタＱ９２４のベースとＮＰＮト
ランジスタＱ９１８のコレクタに結合している。トラン
ジスタＱ９２４のコレクタは、電源電圧ＶCCに結合して
いる。トランジスタＱ９２４のエミッタは、トランジス
タＱ９１２ないしトランジスタＱ９２２のベースに結合
している。トランジスタＱ９１６及びＱ９１８は電流ミ
ラーを形成する。抵抗Ｒ９２４及びＲ９２６は、それぞ
れ接地電位とトランジスタＱ９１６及びＱ９１８のエミ
ッタとの間に結合している。トランジスタＱ９１６のコ
レクタはトランジスタＱ９２８のコレクタに結合してい
る。
【００５４】ＰＮＰトランジスタＱ９２８はダイオード
接続されている。トランジスタＱ９２８のベースは、そ
のコレクタに結合している。ＰＮＰトランジスタＱ９２
８のベースは、ＰＮＰトランジスタＱ９２６及びＱ９３
０のベースに結合している。ＰＮＰトランジスタＱ９２
６はバイアス電流ＩBIASをそのコレクタから電流ミラー
９７６（以下に説明する）に供給する。抵抗Ｒ９０６
は、ＮＰＮトランジスタＱ９３２のエミッタとＰＮＰト
ランジスタＱ９２６のエミッタの間に結合している。同
様に、抵抗Ｒ９０８及びＲ９１２は、それぞれトランジ
スタＱ９３２のエミッタとＰＮＰトランジスタＱ９２８
及びＱ９３０のエミッタとの間に結合している。ＰＮＰ
トランジスタＱ９３０のコレクタは、基準電流ＩREF を
ノートン増幅器３０６（以下に説明）に供給する。バイ
アス回路９８２は、差動増幅器９８０のカスコード接続
されたトランジスタＱ９０４及びＱ９０６にバイアス電
圧を与える。またバイアス回路９８２はまた、別のバイ
アス電圧をレベル・シフト段９８４のトランジスタＱ９
２０及びＱ９２２に与える。更にバイアス回路９８２
は、基準電流ＩREF及びバイアス電流ＩBIAS をノートン
増幅器３０６及び電流ミラー９７０に与える。
接続されている。トランジスタＱ９２８のベースは、そ
のコレクタに結合している。ＰＮＰトランジスタＱ９２
８のベースは、ＰＮＰトランジスタＱ９２６及びＱ９３
０のベースに結合している。ＰＮＰトランジスタＱ９２
６はバイアス電流ＩBIASをそのコレクタから電流ミラー
９７６（以下に説明する）に供給する。抵抗Ｒ９０６
は、ＮＰＮトランジスタＱ９３２のエミッタとＰＮＰト
ランジスタＱ９２６のエミッタの間に結合している。同
様に、抵抗Ｒ９０８及びＲ９１２は、それぞれトランジ
スタＱ９３２のエミッタとＰＮＰトランジスタＱ９２８
及びＱ９３０のエミッタとの間に結合している。ＰＮＰ
トランジスタＱ９３０のコレクタは、基準電流ＩREF を
ノートン増幅器３０６（以下に説明）に供給する。バイ
アス回路９８２は、差動増幅器９８０のカスコード接続
されたトランジスタＱ９０４及びＱ９０６にバイアス電
圧を与える。またバイアス回路９８２はまた、別のバイ
アス電圧をレベル・シフト段９８４のトランジスタＱ９
２０及びＱ９２２に与える。更にバイアス回路９８２
は、基準電流ＩREF及びバイアス電流ＩBIAS をノートン
増幅器３０６及び電流ミラー９７０に与える。
【００５５】レベル・シフト段９８４は差動増幅器９８
０から出力信号を受信する。具体的には、トランジスタ
Ｑ９３８及びＱ９４０のベースは、それぞれカスコード
接続されたトランジスタＱ９０４及びＱ９０６のコレク
タに結合している。ＮＰＮトランジスタＱ９３８及びＱ
９４０のコレクタは電源電圧ＶCCに結合している。トラ
ンジスタＱ９３８及びＱ９４０のエミッタは、それぞれ
ダイオード接続されたトランジスタＱ９４２及びＱ９４
４に結合している。トランジスタＱ９４２及びＱ９４４
のベースは、それぞれ各トランジスタＱ９４２及びＱ９
４４のコレクタに接続している。トランジスタＱ９４２
及びＱ９４４のエミッタは、それぞれトランジスタＱ９
２０及びＱ９２２のコレクタに結合している。抵抗Ｒ９
２８及びＲ９３０は、それぞれ接地電位とトランジスタ
Ｑ９２０及びＱ９２２のエミッタとの間に結合してい
る。レベル・シフト段９８４のダイオード接続されたト
ランジスタＱ９４２及びＱ９４４のエミッタは、それぞ
れ第２の増幅段９８６のトランジスタＱ９５２及びＱ９
５０のベースに結合している。従って、レベル・シフト
段９８４のトランジスタＱ９４２及びＱ９４４のエミッ
タは、第２の増幅段９８６に対して出力信号を供給す
る。
０から出力信号を受信する。具体的には、トランジスタ
Ｑ９３８及びＱ９４０のベースは、それぞれカスコード
接続されたトランジスタＱ９０４及びＱ９０６のコレク
タに結合している。ＮＰＮトランジスタＱ９３８及びＱ
９４０のコレクタは電源電圧ＶCCに結合している。トラ
ンジスタＱ９３８及びＱ９４０のエミッタは、それぞれ
ダイオード接続されたトランジスタＱ９４２及びＱ９４
４に結合している。トランジスタＱ９４２及びＱ９４４
のベースは、それぞれ各トランジスタＱ９４２及びＱ９
４４のコレクタに接続している。トランジスタＱ９４２
及びＱ９４４のエミッタは、それぞれトランジスタＱ９
２０及びＱ９２２のコレクタに結合している。抵抗Ｒ９
２８及びＲ９３０は、それぞれ接地電位とトランジスタ
Ｑ９２０及びＱ９２２のエミッタとの間に結合してい
る。レベル・シフト段９８４のダイオード接続されたト
ランジスタＱ９４２及びＱ９４４のエミッタは、それぞ
れ第２の増幅段９８６のトランジスタＱ９５２及びＱ９
５０のベースに結合している。従って、レベル・シフト
段９８４のトランジスタＱ９４２及びＱ９４４のエミッ
タは、第２の増幅段９８６に対して出力信号を供給す
る。
【００５６】第２の増幅段９８６は差動対Ｑ９５０及び
Ｑ９５２を備えている。トランジスタＱ９５０及びＱ９
５２のエミッタは、共にトランジスタＱ９５４のコレク
タに結合している。抵抗Ｒ９３２は、トランジスタＱ９
５４のエミッタと接地電位の間に結合している。トラン
ジスタＱ９５４は、トランジスタＱ９５４のベースに結
合している電圧ＶPKBIASによってバイアスされる。トラ
ンジスタＱ９５４及び抵抗Ｒ９３２は従来技術の電流源
である。第２の増幅段９８６のトランジスタＱ９５２の
コレクタ電流は、電流シンク９７２の電流ＩSINKを制御
する。同様に、第２の増幅段９８６のトランジスタＱ９
５０のコレクタ電流は、電流源９７４の電流ＩSOURCEを
制御する。
Ｑ９５２を備えている。トランジスタＱ９５０及びＱ９
５２のエミッタは、共にトランジスタＱ９５４のコレク
タに結合している。抵抗Ｒ９３２は、トランジスタＱ９
５４のエミッタと接地電位の間に結合している。トラン
ジスタＱ９５４は、トランジスタＱ９５４のベースに結
合している電圧ＶPKBIASによってバイアスされる。トラ
ンジスタＱ９５４及び抵抗Ｒ９３２は従来技術の電流源
である。第２の増幅段９８６のトランジスタＱ９５２の
コレクタ電流は、電流シンク９７２の電流ＩSINKを制御
する。同様に、第２の増幅段９８６のトランジスタＱ９
５０のコレクタ電流は、電流源９７４の電流ＩSOURCEを
制御する。
【００５７】電流シンク９７２は、第２の増幅段９８６
のトランジスタＱ９５２のコレクタに結合している。具
体的には、ＮＰＮトランジスタＱ９４６のコレクタは、
第２の増幅段９８６のＮＰＮトランジスタＱ９５２のコ
レクタに結合している。抵抗Ｒ９３８は、電源電圧ＶCC
とトランジスタＱ９４６のエミッタとの間に結合してい
る。抵抗Ｒ９４２の第１端子は、トランジスタＱ９４６
のベースに結合している。抵抗Ｒ９４２の第２端子は、
トランジスタＱ９４６のコレクタ及びトランジスタＱ９
４８のベースに結合している。抵抗Ｒ９４０は、電源電
圧ＶCCとトランジスタＱ９４８のエミッタとの間に結合
している。従って、第２の増幅段９８６のトランジスタ
Ｑ９５２によって流される電流に比例する電流がトラン
ジスタＱ９４８のコレクタから供給される。トランジス
タＱ９４８のコレクタは、トランジスタＱ９５６のコレ
クタ及びトランジスタＱ９５８のベースに結合してい
る。トランジスタＱ９５８のコレクタは、電源電圧ＶCC
に結合している。抵抗Ｒ９３４は、トランジスタＱ９５
６のエミッタと接地電位との間に結合している。トラン
ジスタＱ９５８のエミッタは、トランジスタＱ９５６及
びＱ９６０のベースに結合している。抵抗Ｒ９３６は、
接地電位とトランジスタＱ９６０のエミッタとの間に結
合している。トランジスタＱ９５６及びＱ９６０は電流
ミラーを形成する。従って、トランジスタＱ９６０は、
トランジスタＱ９４６のコレクタから供給される電流に
比例する電流ＩSINKを流す。電流シンク９７２のトラン
ジスタＱ９６０のコレクタは、差動増幅器９８０のＦＥ
Ｔ入力Ｍ９０４（ゲート）、電流源９７４及びキャパシ
タＣ１０２に結合している。
のトランジスタＱ９５２のコレクタに結合している。具
体的には、ＮＰＮトランジスタＱ９４６のコレクタは、
第２の増幅段９８６のＮＰＮトランジスタＱ９５２のコ
レクタに結合している。抵抗Ｒ９３８は、電源電圧ＶCC
とトランジスタＱ９４６のエミッタとの間に結合してい
る。抵抗Ｒ９４２の第１端子は、トランジスタＱ９４６
のベースに結合している。抵抗Ｒ９４２の第２端子は、
トランジスタＱ９４６のコレクタ及びトランジスタＱ９
４８のベースに結合している。抵抗Ｒ９４０は、電源電
圧ＶCCとトランジスタＱ９４８のエミッタとの間に結合
している。従って、第２の増幅段９８６のトランジスタ
Ｑ９５２によって流される電流に比例する電流がトラン
ジスタＱ９４８のコレクタから供給される。トランジス
タＱ９４８のコレクタは、トランジスタＱ９５６のコレ
クタ及びトランジスタＱ９５８のベースに結合してい
る。トランジスタＱ９５８のコレクタは、電源電圧ＶCC
に結合している。抵抗Ｒ９３４は、トランジスタＱ９５
６のエミッタと接地電位との間に結合している。トラン
ジスタＱ９５８のエミッタは、トランジスタＱ９５６及
びＱ９６０のベースに結合している。抵抗Ｒ９３６は、
接地電位とトランジスタＱ９６０のエミッタとの間に結
合している。トランジスタＱ９５６及びＱ９６０は電流
ミラーを形成する。従って、トランジスタＱ９６０は、
トランジスタＱ９４６のコレクタから供給される電流に
比例する電流ＩSINKを流す。電流シンク９７２のトラン
ジスタＱ９６０のコレクタは、差動増幅器９８０のＦＥ
Ｔ入力Ｍ９０４（ゲート）、電流源９７４及びキャパシ
タＣ１０２に結合している。
【００５８】電流シンク９７２は、更に制御ブロック３
２０のＦＥＴ Ｍ９０８及びＭ９１０を含む。ＦＥＴ
Ｍ９０８のドレインは、トランジスタＱ９５８のベース
に結合している。ＦＥＴ Ｍ９０８及びＭ９１０のゲー
トは、共にインバータＩ９０２の出力に結合している。
ＦＥＴ Ｍ９１０のドレインは、トランジスタＱ９５８
のエミッタ及びトランジスタＱ９５６とＱ９６０のベー
スに結合している。ＦＥＴ Ｍ９０８及びＭ９１０のソ
ースは、接地電位に結合している。
２０のＦＥＴ Ｍ９０８及びＭ９１０を含む。ＦＥＴ
Ｍ９０８のドレインは、トランジスタＱ９５８のベース
に結合している。ＦＥＴ Ｍ９０８及びＭ９１０のゲー
トは、共にインバータＩ９０２の出力に結合している。
ＦＥＴ Ｍ９１０のドレインは、トランジスタＱ９５８
のエミッタ及びトランジスタＱ９５６とＱ９６０のベー
スに結合している。ＦＥＴ Ｍ９０８及びＭ９１０のソ
ースは、接地電位に結合している。
【００５９】電流源９７４のＰＮＰトランジスタＱ９６
２のコレクタは、第２の増幅段９８６のＮＰＮトランジ
スタＱ９５０のコレクタに結合している。抵抗Ｒ９４０
は、電源電圧ＶCCとＰＮＰトランジスタＱ９６２のエミ
ッタとの間に結合している。抵抗Ｒ９４８の第１端子
は、トランジスタＱ９６２のベースに結合している。抵
抗Ｒ９４８の第２端子は、トランジスタＱ９６２のコレ
クタ及びＰＮＰトランジスタＱ９６４のベースに結合し
ている。抵抗Ｒ９４６は、電源電圧ＶCCとトランジスタ
Ｑ９６４のエミッタとの間に結合している。電流源９７
４のトランジスタＱ９６２及びＱ９６４は、電流ミラー
を形成する。
２のコレクタは、第２の増幅段９８６のＮＰＮトランジ
スタＱ９５０のコレクタに結合している。抵抗Ｒ９４０
は、電源電圧ＶCCとＰＮＰトランジスタＱ９６２のエミ
ッタとの間に結合している。抵抗Ｒ９４８の第１端子
は、トランジスタＱ９６２のベースに結合している。抵
抗Ｒ９４８の第２端子は、トランジスタＱ９６２のコレ
クタ及びＰＮＰトランジスタＱ９６４のベースに結合し
ている。抵抗Ｒ９４６は、電源電圧ＶCCとトランジスタ
Ｑ９６４のエミッタとの間に結合している。電流源９７
４のトランジスタＱ９６２及びＱ９６４は、電流ミラー
を形成する。
【００６０】電流源９７４は、制御ブロック３２０のＦ
ＥＴ Ｍ９０６を含む。制御ブロック３２０のインバー
タＩ９０４の出力は、ＦＥＴ Ｍ９０６のゲートに結合
している。ＦＥＴ Ｍ９０６のドレインは、トランジス
タＱ９６４のベースに結合している。ＦＥＴ Ｍ９０６
のソースは、電源電圧ＶCCに結合している。
ＥＴ Ｍ９０６を含む。制御ブロック３２０のインバー
タＩ９０４の出力は、ＦＥＴ Ｍ９０６のゲートに結合
している。ＦＥＴ Ｍ９０６のドレインは、トランジス
タＱ９６４のベースに結合している。ＦＥＴ Ｍ９０６
のソースは、電源電圧ＶCCに結合している。
【００６１】キャパシタＣ１０２は、トランジスタＱ９
６４のコレクタと接地電位との間に結合している。電流
源９７４のトランジスタＱ９６４は、第２の増幅段９８
６のトランジスタＱ９５０によって流される電流に比例
する出力電流ＩSOURCEを供給する。
６４のコレクタと接地電位との間に結合している。電流
源９７４のトランジスタＱ９６４は、第２の増幅段９８
６のトランジスタＱ９５０によって流される電流に比例
する出力電流ＩSOURCEを供給する。
【００６２】バイアス回路９８２のＰＮＰトランジスタ
Ｑ９３０のコレクタは、電流ＩREFをノートン増幅器３
０６に供給する。具体的には、トランジスタＱ９３０の
コレクタは、ＮＰＮトランジスタＱ９７６のコレクタに
結合している。トランジスタＱ９７６はダイオード接続
されている。トランジスタＱ９７６のベースは、トラン
ジスタＱ９７６のコレクタ及びトランジスタＱ９７４の
ベースに結合している。トランジスタＱ９７４及びＱ９
７６のエミッタは、接地電位に結合している。キャパシ
タＣ９０２の第１端子は、トランジスタＱ９７４及びＱ
９７６のベースに結合している。キャパシタＣ９０２の
第２端子は、トランジスタＱ９７４のコレクタ及びトラ
ンジスタＱ９７２のベースに結合している。抵抗Ｒ９１
８は、トランジスタＱ９７２のエミッタと接地電位との
間に結合している。トランジスタＱ９３４のコレクタ
は、電流ＩINをトランジスタＱ９７４のコレクタ、トラ
ンジスタＱ９７２のベース及びキャパシタＣ９０２の第
２端子に供給する。電流ＩINは差動増幅器９８０を流れ
る電流に比例する。ノートン増幅器は、入力電流ＩINを
トランジスタＱ９３４から受信し、基準電流ＩREF をバ
イアス回路９８２のトランジスタＱ９３０から受信す
る。
Ｑ９３０のコレクタは、電流ＩREFをノートン増幅器３
０６に供給する。具体的には、トランジスタＱ９３０の
コレクタは、ＮＰＮトランジスタＱ９７６のコレクタに
結合している。トランジスタＱ９７６はダイオード接続
されている。トランジスタＱ９７６のベースは、トラン
ジスタＱ９７６のコレクタ及びトランジスタＱ９７４の
ベースに結合している。トランジスタＱ９７４及びＱ９
７６のエミッタは、接地電位に結合している。キャパシ
タＣ９０２の第１端子は、トランジスタＱ９７４及びＱ
９７６のベースに結合している。キャパシタＣ９０２の
第２端子は、トランジスタＱ９７４のコレクタ及びトラ
ンジスタＱ９７２のベースに結合している。抵抗Ｒ９１
８は、トランジスタＱ９７２のエミッタと接地電位との
間に結合している。トランジスタＱ９３４のコレクタ
は、電流ＩINをトランジスタＱ９７４のコレクタ、トラ
ンジスタＱ９７２のベース及びキャパシタＣ９０２の第
２端子に供給する。電流ＩINは差動増幅器９８０を流れ
る電流に比例する。ノートン増幅器は、入力電流ＩINを
トランジスタＱ９３４から受信し、基準電流ＩREF をバ
イアス回路９８２のトランジスタＱ９３０から受信す
る。
【００６３】トランジスタＱ９７２のコレクタは、電流
ミラー９７６のトランジスタＱ９７０のコレクタに結合
しているノートン増幅器３０６の出力を提供する。バイ
アス回路９８２のトランジスタＱ９２６はバイアス電流
ＩBIASを電流ミラー９７６及びノートン増幅器３０６の
出力に供給する。バイアス回路９８２のトランジスタＱ
９２６のコレクタは、トランジスタＱ９７２のコレク
タ、トランジスタＱ９６６のベース及びトランジスタＱ
９７０のコレクタに結合している。電流ミラー９７６の
トランジスタＱ９６６のコレクタは、電源電圧ＶCCに結
合している。トランジスタＱ９６６のエミッタは、トラ
ンジスタＱ９６８とＱ９７０のベース及び抵抗Ｒ９１６
の第１端子に結合している。トランジスタＱ９６８とＱ
９７０のエミッタ及び抵抗Ｒ９１６の第２端子は、接地
電位に結合している。電流ミラー９７６のトランジスタ
Ｑ９６８のコレクタは、差動増幅器９８０のトランジス
タＱ９０８及びＱ９１０のエミッタに結合している。ト
ランジスタＱ９６８は、定電流ＩAMPを流す。電流ミラ
ー９７６は、図８のトランジスタＱ２０２を置き換えた
ものである。
ミラー９７６のトランジスタＱ９７０のコレクタに結合
しているノートン増幅器３０６の出力を提供する。バイ
アス回路９８２のトランジスタＱ９２６はバイアス電流
ＩBIASを電流ミラー９７６及びノートン増幅器３０６の
出力に供給する。バイアス回路９８２のトランジスタＱ
９２６のコレクタは、トランジスタＱ９７２のコレク
タ、トランジスタＱ９６６のベース及びトランジスタＱ
９７０のコレクタに結合している。電流ミラー９７６の
トランジスタＱ９６６のコレクタは、電源電圧ＶCCに結
合している。トランジスタＱ９６６のエミッタは、トラ
ンジスタＱ９６８とＱ９７０のベース及び抵抗Ｒ９１６
の第１端子に結合している。トランジスタＱ９６８とＱ
９７０のエミッタ及び抵抗Ｒ９１６の第２端子は、接地
電位に結合している。電流ミラー９７６のトランジスタ
Ｑ９６８のコレクタは、差動増幅器９８０のトランジス
タＱ９０８及びＱ９１０のエミッタに結合している。ト
ランジスタＱ９６８は、定電流ＩAMPを流す。電流ミラ
ー９７６は、図８のトランジスタＱ２０２を置き換えた
ものである。
【００６４】図９に示すように、ＰＫＤＥＴ及びＲＥＳ
ＥＴ信号は、本発明の制御ブロック３２０に与えられ
る。閉ループのピーク検出器は、リセット、ピーク検出
及び保持の３つのモードで動作する。ピーク検出器は、
スイッチ・ブロック３０２を通して入力信号１００（全
波整流信号で良い）又は基準電圧ＶREF に結合する非反
転入力（ＦＥＴ Ｍ９０２）を有する差動増幅器９８０
を備えている。キャパシタＣ１０２の両端の出力電圧Ｖ
OUT は、フィードバック・ループで差動増幅器９８０の
反転入力（ＦＥＴ Ｍ９０４）に結合している。差動増
幅器９８０のトランジスタＱ９０４及び９０６は、バイ
アス回路９８２のトランジスタＱ９３２のエミッタの電
圧でバイアスされている。差動対Ｑ９０８及びＱ９１０
を有するトランジスタＱ９０４及びＱ９０６のカスコー
ド構成は、トランジスタＱ９０４及びＱ９０６のコレク
タにおいて高出力インピーダンスを提供する。このこと
はまた、トランジスタＱ９０８及びＱ９１０における好
ましくない高周波フィードバックを防止する。
ＥＴ信号は、本発明の制御ブロック３２０に与えられ
る。閉ループのピーク検出器は、リセット、ピーク検出
及び保持の３つのモードで動作する。ピーク検出器は、
スイッチ・ブロック３０２を通して入力信号１００（全
波整流信号で良い）又は基準電圧ＶREF に結合する非反
転入力（ＦＥＴ Ｍ９０２）を有する差動増幅器９８０
を備えている。キャパシタＣ１０２の両端の出力電圧Ｖ
OUT は、フィードバック・ループで差動増幅器９８０の
反転入力（ＦＥＴ Ｍ９０４）に結合している。差動増
幅器９８０のトランジスタＱ９０４及び９０６は、バイ
アス回路９８２のトランジスタＱ９３２のエミッタの電
圧でバイアスされている。差動対Ｑ９０８及びＱ９１０
を有するトランジスタＱ９０４及びＱ９０６のカスコー
ド構成は、トランジスタＱ９０４及びＱ９０６のコレク
タにおいて高出力インピーダンスを提供する。このこと
はまた、トランジスタＱ９０８及びＱ９１０における好
ましくない高周波フィードバックを防止する。
【００６５】電流ミラー９７６は、トランジスタＱ９０
８及びＱ９１０に定電流ＩAMP を流す。ＦＥＴ Ｍ９０
２及びＭ９０４のゲートに与えられる電圧の間のアンバ
ランスによって、トランジスタＱ９０８及びＱ９１０を
流れる電流が支配される。このことは、レベル・シフト
段９８４に対する出力であるカスコード・トランジスタ
Ｑ９０４及びＱ９０６のコレクタ電圧の間に電位差を生
ずる。ＦＥＴ Ｍ９０２及びＭ９０４のゲート電圧が等
しいとき、電流ＩAMP は、トランジスタＱ９０８及びＱ
９１０に等しく（ＩAMP ／２）分かれる。このことは、
レベル・シフト段９８４のトランジスタＱ９３８及びＱ
９４０のベースに等しい電圧を与える。
８及びＱ９１０に定電流ＩAMP を流す。ＦＥＴ Ｍ９０
２及びＭ９０４のゲートに与えられる電圧の間のアンバ
ランスによって、トランジスタＱ９０８及びＱ９１０を
流れる電流が支配される。このことは、レベル・シフト
段９８４に対する出力であるカスコード・トランジスタ
Ｑ９０４及びＱ９０６のコレクタ電圧の間に電位差を生
ずる。ＦＥＴ Ｍ９０２及びＭ９０４のゲート電圧が等
しいとき、電流ＩAMP は、トランジスタＱ９０８及びＱ
９１０に等しく（ＩAMP ／２）分かれる。このことは、
レベル・シフト段９８４のトランジスタＱ９３８及びＱ
９４０のベースに等しい電圧を与える。
【００６６】バイアス回路９８２は、差動増幅器９８０
及びレベル・シフト段９８４に対してバイアス電圧を与
える。バイアス回路９８２はまた、電流ＩREF 及びＩ
BIASをノートン増幅器３０６及び電流ミラー９７６に与
える。ダイオード接続されたトランジスタＱ９３６及び
Ｑ９１８及び抵抗Ｒ９１０，Ｒ９１４及びＲ９２６は、
バイアス回路９８２における安定した動作電流を確立す
る。トランジスタＱ９１８のベース電圧は、釣り合った
電流を差動増幅器９８０のトランジスタＱ９１２及びＱ
９１４、レベル・シフト段９８４のトランジスタＱ９２
０及びＱ９２２及びバイアス回路９８２のトランジスタ
Ｑ９１６にバイアスする。トランジスタＱ９３２は、差
動増幅器９８０のカスコード接続されたトランジスタＱ
９０４及びＱ９０６をバイアスするエミッタ電圧を生成
する。トランジスタＱ９３２のエミッタ電圧はまた、バ
イアス回路９８２における他の電流源のための既知の電
圧を設定する。
及びレベル・シフト段９８４に対してバイアス電圧を与
える。バイアス回路９８２はまた、電流ＩREF 及びＩ
BIASをノートン増幅器３０６及び電流ミラー９７６に与
える。ダイオード接続されたトランジスタＱ９３６及び
Ｑ９１８及び抵抗Ｒ９１０，Ｒ９１４及びＲ９２６は、
バイアス回路９８２における安定した動作電流を確立す
る。トランジスタＱ９１８のベース電圧は、釣り合った
電流を差動増幅器９８０のトランジスタＱ９１２及びＱ
９１４、レベル・シフト段９８４のトランジスタＱ９２
０及びＱ９２２及びバイアス回路９８２のトランジスタ
Ｑ９１６にバイアスする。トランジスタＱ９３２は、差
動増幅器９８０のカスコード接続されたトランジスタＱ
９０４及びＱ９０６をバイアスするエミッタ電圧を生成
する。トランジスタＱ９３２のエミッタ電圧はまた、バ
イアス回路９８２における他の電流源のための既知の電
圧を設定する。
【００６７】バイアス回路９８２はトランジスタＱ９２
８を含む別の電流ミラー回路を備えている。トランジス
タＱ９１６は、トランジスタＱ９２８及び抵抗Ｒ９０８
に既知の電流を生成し、従って、トランジスタＱ９３０
及びＱ９２６に既知に電流ＩREF及びＩBIASを生成す
る。電流ＩREF及びＩBIASは、トランジスタＱ９２６及
びＱ９３０のベースに適用されるトランジスタＱ９２８
のベース電圧に応答して生成される。トランジスタＱ９
３０のコレクタは、電流ＩREF をノートン増幅器３０６
に供給する。同様に、トランジスタＱ９２６のコレクタ
は、電流ＩBIASを電流ミラー９７６に供給する。
８を含む別の電流ミラー回路を備えている。トランジス
タＱ９１６は、トランジスタＱ９２８及び抵抗Ｒ９０８
に既知の電流を生成し、従って、トランジスタＱ９３０
及びＱ９２６に既知に電流ＩREF及びＩBIASを生成す
る。電流ＩREF及びＩBIASは、トランジスタＱ９２６及
びＱ９３０のベースに適用されるトランジスタＱ９２８
のベース電圧に応答して生成される。トランジスタＱ９
３０のコレクタは、電流ＩREF をノートン増幅器３０６
に供給する。同様に、トランジスタＱ９２６のコレクタ
は、電流ＩBIASを電流ミラー９７６に供給する。
【００６８】トランジスタＱ９３４、ノートン増幅器３
０６及び定電流ＩBIASは、接地電位付近の電圧追従を有
する電流ミラー９７６によって流される定電流ＩAMP を
維持するために用いられるフィードバック・ループを形
成する。ダイオード接続されたトランジスタＱ９０２
は、差動増幅器９８０における電流ＩAMP をサンプリン
グする。一方、トランジスタＱ９３４は、ＩAMP に比例
する電流ＩINをノートン増幅器３０６に供給する。ノー
トン増幅器３０６は、基準電流ＩREF をバイアス回路９
８２から受信する。ノートン増幅器３０６は、電流Ｉ
REF を（トランジスタＱ９７６を通して）トランジスタ
Ｑ９７４にミラーする。キャパシタＣ９０２は、ノート
ン増幅器３０６が本発明における接地電位付近の電圧追
従を有する電流シンクのフィードバック・ループ内に含
まれるので、周波数の安定性を提供する。電流ＩIN（ト
ランジスタＱ９３４から供給される）とトランジスタＱ
９７４を流れる固定電流ＩREF との差がトランジスタＱ
９７２をバイアスする。トランジスタＱ９７２は、エミ
ッタ変形構成（Ｒ９１８）である。
０６及び定電流ＩBIASは、接地電位付近の電圧追従を有
する電流ミラー９７６によって流される定電流ＩAMP を
維持するために用いられるフィードバック・ループを形
成する。ダイオード接続されたトランジスタＱ９０２
は、差動増幅器９８０における電流ＩAMP をサンプリン
グする。一方、トランジスタＱ９３４は、ＩAMP に比例
する電流ＩINをノートン増幅器３０６に供給する。ノー
トン増幅器３０６は、基準電流ＩREF をバイアス回路９
８２から受信する。ノートン増幅器３０６は、電流Ｉ
REF を（トランジスタＱ９７６を通して）トランジスタ
Ｑ９７４にミラーする。キャパシタＣ９０２は、ノート
ン増幅器３０６が本発明における接地電位付近の電圧追
従を有する電流シンクのフィードバック・ループ内に含
まれるので、周波数の安定性を提供する。電流ＩIN（ト
ランジスタＱ９３４から供給される）とトランジスタＱ
９７４を流れる固定電流ＩREF との差がトランジスタＱ
９７２をバイアスする。トランジスタＱ９７２は、エミ
ッタ変形構成（Ｒ９１８）である。
【００６９】電流ＩN とＩREFとの差は、電流ミラー９
７６によって流される電流ＩAMPを変調する。トランジ
スタＱ９７２に対するバイアス電流の変化は、トランジ
スタＱ９７２のコレクタ電流を変動させ、ＰＮＰトラン
ジスタＱ９３４によって供給される固定電流ＩBIASから
電流ΔＩを引き出す（一般に、電流ＩBIASは、ノートン
増幅器が電流ミラー９７６に接続されていないとき、電
流ＩREF より２０％大きい）。トランジスタＱ９６６
は、トランジスタＱ９６８及びＱ９７０のベースをバイ
アスする。トランジスタＱ９７０を流れる電流（ＩBIAS
ーΔＩ）は、トランジスタＱ９６８によって流される電
流ＩAPM を決定する。従って、ノートン増幅器３０６の
出力は、電流ＩINとＩREF1の差に応答して電流ミラー９
７６によって流される電流ＩAMP を変調する。電流ＩIN
は、トランジスタＱ９０２によってサンプリングされた
差動増幅器９８０を流れる電流ＩAMP に応答して供給さ
れる。
７６によって流される電流ＩAMPを変調する。トランジ
スタＱ９７２に対するバイアス電流の変化は、トランジ
スタＱ９７２のコレクタ電流を変動させ、ＰＮＰトラン
ジスタＱ９３４によって供給される固定電流ＩBIASから
電流ΔＩを引き出す（一般に、電流ＩBIASは、ノートン
増幅器が電流ミラー９７６に接続されていないとき、電
流ＩREF より２０％大きい）。トランジスタＱ９６６
は、トランジスタＱ９６８及びＱ９７０のベースをバイ
アスする。トランジスタＱ９７０を流れる電流（ＩBIAS
ーΔＩ）は、トランジスタＱ９６８によって流される電
流ＩAPM を決定する。従って、ノートン増幅器３０６の
出力は、電流ＩINとＩREF1の差に応答して電流ミラー９
７６によって流される電流ＩAMP を変調する。電流ＩIN
は、トランジスタＱ９０２によってサンプリングされた
差動増幅器９８０を流れる電流ＩAMP に応答して供給さ
れる。
【００７０】トランジスタＱ９１８のベース電圧は、レ
ベル・シフト段９８４のトランジスタＱ９２０及びＱ９
２２をバイアスして、固定した等しい電流をトランジス
タＱ９２０及びＱ９２２に生成する。トランジスタＱ９
０４及びＱ９０６のコレクタ電圧は、トランジスタＱ９
３８及びＱ９４０のベースに適用される。レベル・シフ
ト段９８４は、トランジスタＱ９０４及びＱ９０６のコ
レクタ電圧を、ダイオード接続されたトランジスタＱ９
４２及びＱ９４４のエミッタで、２つのベース・エミッ
タ電圧降下分（２ＶBE）だけ下へ移動させる。レベル・
シフト段９８４のトランジスタＱ９４２及びＱ９４４の
エミッタ電圧は、それぞれ第２の増幅段９８６の差動対
トランジスタＱ９５２及びＱ９５０のベースをバイアス
する。トランジスタＱ９５４は、バイアス電圧ＶPKBIAS
によってバイアスされ、トランジスタＱ９５４によって
流される定コレクタ電流を生成する。バイアス電流Ｖ
PKBI ASは、トランジスタＱ９５４のコレクタ電流をセッ
トするためのディジタル−アナログ変換器（ＤＡＣ）か
ら受信した電圧で良い。
ベル・シフト段９８４のトランジスタＱ９２０及びＱ９
２２をバイアスして、固定した等しい電流をトランジス
タＱ９２０及びＱ９２２に生成する。トランジスタＱ９
０４及びＱ９０６のコレクタ電圧は、トランジスタＱ９
３８及びＱ９４０のベースに適用される。レベル・シフ
ト段９８４は、トランジスタＱ９０４及びＱ９０６のコ
レクタ電圧を、ダイオード接続されたトランジスタＱ９
４２及びＱ９４４のエミッタで、２つのベース・エミッ
タ電圧降下分（２ＶBE）だけ下へ移動させる。レベル・
シフト段９８４のトランジスタＱ９４２及びＱ９４４の
エミッタ電圧は、それぞれ第２の増幅段９８６の差動対
トランジスタＱ９５２及びＱ９５０のベースをバイアス
する。トランジスタＱ９５４は、バイアス電圧ＶPKBIAS
によってバイアスされ、トランジスタＱ９５４によって
流される定コレクタ電流を生成する。バイアス電流Ｖ
PKBI ASは、トランジスタＱ９５４のコレクタ電流をセッ
トするためのディジタル−アナログ変換器（ＤＡＣ）か
ら受信した電圧で良い。
【００７１】トランジスタＱ９５４の定コレクタ電流
は、トランジスタＱ９４２及びＱ９４４のエミッタ電圧
の差に従ってそれぞれトランジスタＱ９５２及びＱ９５
０のエミッタから流される。トランジスタＱ９５２のコ
レクタ電流に比例する電流は、ＰＮＰトランジスタＱ９
４６及びＱ９４８を有する電流ミラーのトランジスタＱ
９４８のコレクタによって供給される。トランジスタＱ
９５２のコレクタ電流は、トランジスタＱ９５６及びＱ
９６０を有する電流ミラーに与えられる。トランジスタ
Ｑ９５８のエミッタは、トランジスタＱ９５６及びＱ９
６０をバイアスする。電流シンク９７２のトランジスタ
Ｑ９６０のコレクタは、キャパシタＣ１０２に結合して
いる。トランジスタＱ９４８のコレクタ電流は、トラン
ジスタＱ９５６及びＱ９６０によってミラーされ、電流
ＩSINKを生成する。
は、トランジスタＱ９４２及びＱ９４４のエミッタ電圧
の差に従ってそれぞれトランジスタＱ９５２及びＱ９５
０のエミッタから流される。トランジスタＱ９５２のコ
レクタ電流に比例する電流は、ＰＮＰトランジスタＱ９
４６及びＱ９４８を有する電流ミラーのトランジスタＱ
９４８のコレクタによって供給される。トランジスタＱ
９５２のコレクタ電流は、トランジスタＱ９５６及びＱ
９６０を有する電流ミラーに与えられる。トランジスタ
Ｑ９５８のエミッタは、トランジスタＱ９５６及びＱ９
６０をバイアスする。電流シンク９７２のトランジスタ
Ｑ９６０のコレクタは、キャパシタＣ１０２に結合して
いる。トランジスタＱ９４８のコレクタ電流は、トラン
ジスタＱ９５６及びＱ９６０によってミラーされ、電流
ＩSINKを生成する。
【００７２】ＦＥＴ Ｍ９０８のドレインは、トランジ
スタＱ９５８のベースに結合している。同様に、ＦＥＴ
Ｍ９１０のドレインは、トランジスタＱ９５６及びＱ
９６０のベースに結合している。ＲＥＳＥＴ信号がロー
のとき、制御ブロック３２０のインバータＩ９０２の出
力はハイである。インバータＩ９０２のハイ出力は、Ｆ
ＥＴ Ｍ９０８及びＭ９１０を動作可能にし、従ってト
ランジスタＱ９５６、Ｑ９５８及びＱ９６０のベースを
接地電位に引き込む。これは、トランジスタＱ９５６及
びＱ９６０を有する出力電流ミラーを動作不能にする。
電流シンク９７２の出力（トランジスタＱ９６０のコレ
クタ）は、低漏洩電流状態に置かれる。ＲＥＳＥＴ信号
がハイのとき、電流シンク９７２は上述のように動作す
る。トランジスタＱ９６０は、ＩSINKを第２の増幅段９
８６のトランジスタＱ９５２及びＱ９５０のベース電圧
の差に応答して流す。
スタＱ９５８のベースに結合している。同様に、ＦＥＴ
Ｍ９１０のドレインは、トランジスタＱ９５６及びＱ
９６０のベースに結合している。ＲＥＳＥＴ信号がロー
のとき、制御ブロック３２０のインバータＩ９０２の出
力はハイである。インバータＩ９０２のハイ出力は、Ｆ
ＥＴ Ｍ９０８及びＭ９１０を動作可能にし、従ってト
ランジスタＱ９５６、Ｑ９５８及びＱ９６０のベースを
接地電位に引き込む。これは、トランジスタＱ９５６及
びＱ９６０を有する出力電流ミラーを動作不能にする。
電流シンク９７２の出力（トランジスタＱ９６０のコレ
クタ）は、低漏洩電流状態に置かれる。ＲＥＳＥＴ信号
がハイのとき、電流シンク９７２は上述のように動作す
る。トランジスタＱ９６０は、ＩSINKを第２の増幅段９
８６のトランジスタＱ９５２及びＱ９５０のベース電圧
の差に応答して流す。
【００７３】トランジスタＱ９５０のコレクタ電流に比
例する電流は、ＰＮＰトランジスタＱ９６２及びＱ９６
４を有する電流ミラーのトランジスタＱ９６４のコレク
タによって供給される。電流源９７４のトランジスタＱ
９６４のコレクタは、キャパシタＣ１０２に結合してい
る。トランジスタＱ９６４のコレクタは、電流ＩSOUR CE
をキャパシタＣ１０２に供給する。トランジスタＱ９６
４は、ＩSOURCEを第２の増幅段９８６のトランジスタＱ
９５２及びＱ９５０のベース電圧の差に応答して供給す
る。
例する電流は、ＰＮＰトランジスタＱ９６２及びＱ９６
４を有する電流ミラーのトランジスタＱ９６４のコレク
タによって供給される。電流源９７４のトランジスタＱ
９６４のコレクタは、キャパシタＣ１０２に結合してい
る。トランジスタＱ９６４のコレクタは、電流ＩSOUR CE
をキャパシタＣ１０２に供給する。トランジスタＱ９６
４は、ＩSOURCEを第２の増幅段９８６のトランジスタＱ
９５２及びＱ９５０のベース電圧の差に応答して供給す
る。
【００７４】ＰＭＯＳ ＦＥＴ Ｍ９０６のドレイン
は、トランジスタＱ９６４のベースに結合している。Ｒ
ＥＳＥＴ信号がハイ及び／或いはＰＫＤＥＴ信号がロー
のとき、制御ブロック３２０のインバータＩ９０４の出
力はローである。インバータＩ９０４のロー出力は、Ｆ
ＥＴ Ｍ９０６を動作可能にし、トランジスタＱ９６４
のベースを電源電圧ＶCCに引き上げる。これはトランジ
スタＱ９６４を動作不能にする。電流源９７４の出力
（トランジスタＱ９６４のコレクタ）は、低漏洩電流状
態に置かれる。ＲＥＳＥＴ信号がローで、ＰＫＤＥＴ信
号がハイのとき、電流シンク９７４は上述のように動作
する。
は、トランジスタＱ９６４のベースに結合している。Ｒ
ＥＳＥＴ信号がハイ及び／或いはＰＫＤＥＴ信号がロー
のとき、制御ブロック３２０のインバータＩ９０４の出
力はローである。インバータＩ９０４のロー出力は、Ｆ
ＥＴ Ｍ９０６を動作可能にし、トランジスタＱ９６４
のベースを電源電圧ＶCCに引き上げる。これはトランジ
スタＱ９６４を動作不能にする。電流源９７４の出力
（トランジスタＱ９６４のコレクタ）は、低漏洩電流状
態に置かれる。ＲＥＳＥＴ信号がローで、ＰＫＤＥＴ信
号がハイのとき、電流シンク９７４は上述のように動作
する。
【００７５】図９に示すように、ＰＫＤＥＴ及びＲＥＳ
ＥＴ信号は、本発明のピーク検出回路に与えられる。こ
の回路は、リセット、ピーク検出及び保持の３つのモー
ドで動作する。ＰＫＤＥＴ及びＲＥＳＥＴ信号は、スイ
ッチ・ブロック３０２及び電流シンク９７２と電流源９
７４を制御する。表１は、差動増幅器９８０の入力電圧
ＶIN（ＦＥＴ Ｍ９０２のゲート）及びＰＫＤＥＴ及び
ＲＥＳＥＴ信号に応答した電流シンク９７２と電流源９
７４の状態を表したものである。
ＥＴ信号は、本発明のピーク検出回路に与えられる。こ
の回路は、リセット、ピーク検出及び保持の３つのモー
ドで動作する。ＰＫＤＥＴ及びＲＥＳＥＴ信号は、スイ
ッチ・ブロック３０２及び電流シンク９７２と電流源９
７４を制御する。表１は、差動増幅器９８０の入力電圧
ＶIN（ＦＥＴ Ｍ９０２のゲート）及びＰＫＤＥＴ及び
ＲＥＳＥＴ信号に応答した電流シンク９７２と電流源９
７４の状態を表したものである。
【００７６】 表１ モード ＰＫＤＥＴ ＲＥＳＥＴ ＶIN 電流シンク972 電流源974 保持 ０ ０ ＶREF 動作不能 動作不能 ピーク検出 １ ０ 入力信号100 動作不能 動作可能 リセット ０ １ ＶREF 動作可能 動作不能 任意モード １ １ ＶREF 動作可能 動作不能
【００７７】表１に示すように、ＲＥＳＥＴ信号は、Ｐ
ＫＤＥＴ信号を無効にする。従って、両方の信号が論理
ハイのとき、図９の閉ループ・ピーク検出器は、リセッ
ト・モードに保たれる。
ＫＤＥＴ信号を無効にする。従って、両方の信号が論理
ハイのとき、図９の閉ループ・ピーク検出器は、リセッ
ト・モードに保たれる。
【００７８】図９を参照すると、リセット・モードにあ
るとき、スイッチ・ブロック３０２は、差動増幅器９８
０のＦＥＴ Ｍ９０２のゲートを基準電圧ＶREF に結合
している。電流源９７４は動作不能にされ、電流シンク
９７２は動作可能にされる。出力電圧ＶOUTが基準電圧
ＶREFより高いとき、正の電位差がトランジスタＱ９０
４及びＱ９０６のコレクタ間に生成される。このコレク
タ間の電位差は、トランジスタＱ９５０よりもトランジ
スタＱ９５２に多くの電流を流す。しかし、リセット・
モードでは、電流源９７４は、低漏洩電流状態で動作不
能である。従って、釣り合った電流ＩSINKが電流シンク
９７２によって流され、キャパシタＣ１０２を放電させ
る。インバータＩ９０２のロー出力は、電流シンク９７
２を動作可能にする。電流シンク９７２は、ピーク検出
器の出力電圧ＶOUT がＦＥＴ Ｍ９０２のゲートに与え
られた基準電圧ＶREF よりやや低い値に放電されるまで
キャパシタＣ１０２から電荷を引き出し続ける。これが
起こると、差動増幅器９８０によって出力されるトラン
ジスタＱ９０４及びＱ９０６のコレクタの電位差は負に
なる。これは、出力電圧ＶOUTを一定の基準電圧レベル
ＶREFに維持する。
るとき、スイッチ・ブロック３０２は、差動増幅器９８
０のＦＥＴ Ｍ９０２のゲートを基準電圧ＶREF に結合
している。電流源９７４は動作不能にされ、電流シンク
９７２は動作可能にされる。出力電圧ＶOUTが基準電圧
ＶREFより高いとき、正の電位差がトランジスタＱ９０
４及びＱ９０６のコレクタ間に生成される。このコレク
タ間の電位差は、トランジスタＱ９５０よりもトランジ
スタＱ９５２に多くの電流を流す。しかし、リセット・
モードでは、電流源９７４は、低漏洩電流状態で動作不
能である。従って、釣り合った電流ＩSINKが電流シンク
９７２によって流され、キャパシタＣ１０２を放電させ
る。インバータＩ９０２のロー出力は、電流シンク９７
２を動作可能にする。電流シンク９７２は、ピーク検出
器の出力電圧ＶOUT がＦＥＴ Ｍ９０２のゲートに与え
られた基準電圧ＶREF よりやや低い値に放電されるまで
キャパシタＣ１０２から電荷を引き出し続ける。これが
起こると、差動増幅器９８０によって出力されるトラン
ジスタＱ９０４及びＱ９０６のコレクタの電位差は負に
なる。これは、出力電圧ＶOUTを一定の基準電圧レベル
ＶREFに維持する。
【００７９】ピーク検出モードにあるとき、ＰＫＤＥＴ
信号はハイでＲＥＳＥＴ信号はローである。入力信号１
００は、スイッチ・ブロック３０２によってＦＥＴ Ｍ
９０２に与えられる。制御ブロック３２０のインバータ
Ｉ９０２の出力はハイであり、電流シンク９７２を動作
不能にする。入力信号１００がキャパシタＣ１０２に蓄
積された電圧ＶOUT よりも低いとき、トランジスタＱ９
０４及びＱ９０６のコレクタの正の電位差は、第２の増
幅段９８６のトランジスタを流れる電流をゼロに減少さ
せる。一方、トランジスタＱ９６４によってミラーされ
る電流はゼロになり、キャパシタＣ１０２の充電を防止
する。入力信号１００が出力電圧ＶOUTを超えると、ト
ランジスタＱ９０４及びＱ９０６のコレクタの負の電位
差は、第２の増幅段９８６のトランジスタＱ９５０を流
れる電流をオンに切り替える。電流源９７４は、キャパ
シタＣ１０２を、入力信号１００が出力電圧ＶOUT の瞬
時レベルより下に減少するまで充電する。差動増幅器９
８０は、バイアス電流を必要としないＭＯＳＦＥＴ入力
比較器を有する。差動増幅器９８０は、入力信号１００
を閉ループ・フィードバックを用いて電圧ＶOUT と比較
する。
信号はハイでＲＥＳＥＴ信号はローである。入力信号１
００は、スイッチ・ブロック３０２によってＦＥＴ Ｍ
９０２に与えられる。制御ブロック３２０のインバータ
Ｉ９０２の出力はハイであり、電流シンク９７２を動作
不能にする。入力信号１００がキャパシタＣ１０２に蓄
積された電圧ＶOUT よりも低いとき、トランジスタＱ９
０４及びＱ９０６のコレクタの正の電位差は、第２の増
幅段９８６のトランジスタを流れる電流をゼロに減少さ
せる。一方、トランジスタＱ９６４によってミラーされ
る電流はゼロになり、キャパシタＣ１０２の充電を防止
する。入力信号１００が出力電圧ＶOUTを超えると、ト
ランジスタＱ９０４及びＱ９０６のコレクタの負の電位
差は、第２の増幅段９８６のトランジスタＱ９５０を流
れる電流をオンに切り替える。電流源９７４は、キャパ
シタＣ１０２を、入力信号１００が出力電圧ＶOUT の瞬
時レベルより下に減少するまで充電する。差動増幅器９
８０は、バイアス電流を必要としないＭＯＳＦＥＴ入力
比較器を有する。差動増幅器９８０は、入力信号１００
を閉ループ・フィードバックを用いて電圧ＶOUT と比較
する。
【００８０】トランジスタＱ９０４及びＱ９０６のコレ
クタの電位差が負の時、電流源９７４は、電流ＩSOURCE
を与えて、出力電圧ＶOUTが入力信号１００の瞬時値と
等しくなるまでキャパシタＣ１０２を充電する。キャパ
シタＣ１０２の両端の出力電圧ＶOUT は、スルー・レー
ト制限がある。従って、本発明は、出力電圧を入力信号
１００の最大値へ押し上げるのに入力信号１００の連続
した正のローブを必要とする。従って、ピーク検出モー
ドでは、電流源９７４は、入力信号１００が電圧ＶOUT
を上まわるとき、キャパシタＣ１０２を継続して充電
し、電圧ＶOUTを上昇させる。
クタの電位差が負の時、電流源９７４は、電流ＩSOURCE
を与えて、出力電圧ＶOUTが入力信号１００の瞬時値と
等しくなるまでキャパシタＣ１０２を充電する。キャパ
シタＣ１０２の両端の出力電圧ＶOUT は、スルー・レー
ト制限がある。従って、本発明は、出力電圧を入力信号
１００の最大値へ押し上げるのに入力信号１００の連続
した正のローブを必要とする。従って、ピーク検出モー
ドでは、電流源９７４は、入力信号１００が電圧ＶOUT
を上まわるとき、キャパシタＣ１０２を継続して充電
し、電圧ＶOUTを上昇させる。
【００８１】本発明の保持モードでは、ＰＫＤＥＴ及び
ＲＥＳＥＴ信号は両方ともローである。このモードに置
いて、スイッチ・ブロック３０２は、基準電圧ＶREF を
差動増幅器９８０のＦＥＴ Ｍ９０２に結合する。ＰＫ
ＤＥＴ及びＲＥＳＥＴ信号がローであることによって、
電流シンク９７２及び電流源９７４は動作不能となる。
従って、電流は、キャパシタＣ１０２に供給されない
し、またキャパシタＣ１０２から排出されず、キャパシ
タＣ１０２はほぼ一定量の電荷を維持する。従って、出
力電圧ＶOUT は、キャパシタＣ１０２に蓄積された入力
信号１００のピーク電圧に等しい。
ＲＥＳＥＴ信号は両方ともローである。このモードに置
いて、スイッチ・ブロック３０２は、基準電圧ＶREF を
差動増幅器９８０のＦＥＴ Ｍ９０２に結合する。ＰＫ
ＤＥＴ及びＲＥＳＥＴ信号がローであることによって、
電流シンク９７２及び電流源９７４は動作不能となる。
従って、電流は、キャパシタＣ１０２に供給されない
し、またキャパシタＣ１０２から排出されず、キャパシ
タＣ１０２はほぼ一定量の電荷を維持する。従って、出
力電圧ＶOUT は、キャパシタＣ１０２に蓄積された入力
信号１００のピーク電圧に等しい。
【００８２】３つのモードを示すタイミング・ダイヤグ
ラム：図４は、差動増幅器９８０のＦＥＴ Ｍ９０２に
適用された入力電圧及び対応する出力電圧信号ＶOUT を
示すタイミング・ダイヤグラムである。ＦＥＴ Ｍ９０
２での入力電圧は点線で示されている。時間０からＴ１
の間では、ＰＫＤＥＴ信号はローでＲＥＳＥＴ信号はハ
イである。初期に置いて、キャパシタＣ１０２は放電さ
れており、従って出力電圧ＶOUT は０ボルトのレベルを
有する（実線で示す）。スイッチ・ブロック３０２がＦ
ＥＴ Ｍ９０２に電圧ＶREF を与えるので、入力電圧Ｖ
INはＶREF に等しい。図４に示すように、電流源９７４
は動作不能である。電流シンク９７２は、電流ＩAMP が
第２の増幅段９８６のトランジスタＱ９５０を通して支
配されるので電流を流さない。出力電圧ＶOUT は接地電
位付近に維持される。
ラム：図４は、差動増幅器９８０のＦＥＴ Ｍ９０２に
適用された入力電圧及び対応する出力電圧信号ＶOUT を
示すタイミング・ダイヤグラムである。ＦＥＴ Ｍ９０
２での入力電圧は点線で示されている。時間０からＴ１
の間では、ＰＫＤＥＴ信号はローでＲＥＳＥＴ信号はハ
イである。初期に置いて、キャパシタＣ１０２は放電さ
れており、従って出力電圧ＶOUT は０ボルトのレベルを
有する（実線で示す）。スイッチ・ブロック３０２がＦ
ＥＴ Ｍ９０２に電圧ＶREF を与えるので、入力電圧Ｖ
INはＶREF に等しい。図４に示すように、電流源９７４
は動作不能である。電流シンク９７２は、電流ＩAMP が
第２の増幅段９８６のトランジスタＱ９５０を通して支
配されるので電流を流さない。出力電圧ＶOUT は接地電
位付近に維持される。
【００８３】時間Ｔ１とＴ３の間では、本発明はピーク
検出モードで動作する。図３（Ｂ）に示すように、ＰＫ
ＤＥＴ信号はハイでＲＥＳＥＴ信号はローである。この
モードでは、ＦＥＴ Ｍ９０２は、入力信号１００に結
合している。図４において、入力信号１００（破線で示
す）は、全波整流電圧信号である。図はこの時間間隔に
入力信号１００の６つのローブを示している。
検出モードで動作する。図３（Ｂ）に示すように、ＰＫ
ＤＥＴ信号はハイでＲＥＳＥＴ信号はローである。この
モードでは、ＦＥＴ Ｍ９０２は、入力信号１００に結
合している。図４において、入力信号１００（破線で示
す）は、全波整流電圧信号である。図はこの時間間隔に
入力信号１００の６つのローブを示している。
【００８４】時間Ｔ１で、出力電圧ＶOUT は０ボルトに
等しい。時間Ｔ１とＴ２の間では、ＦＥＴ Ｍ９０２に
与えられる入力信号１００は、ＦＥＴ Ｍ９０４に与え
られる出力信号ＶOUT よりも大きい。このことは、差動
増幅器９８０のトランジスタＱ９０４よりもトランジス
タＱ９０６のコレクタで大きな電圧を生成する。電流源
９７４は、トランジスタＱ９５０によって流される電流
に応答してキャパシタＣ１０２を充電する。図４におい
て、出力電圧ＶOUT は、時間Ｔ１とＴ２の間では入力信
号１００に応答して上昇する。
等しい。時間Ｔ１とＴ２の間では、ＦＥＴ Ｍ９０２に
与えられる入力信号１００は、ＦＥＴ Ｍ９０４に与え
られる出力信号ＶOUT よりも大きい。このことは、差動
増幅器９８０のトランジスタＱ９０４よりもトランジス
タＱ９０６のコレクタで大きな電圧を生成する。電流源
９７４は、トランジスタＱ９５０によって流される電流
に応答してキャパシタＣ１０２を充電する。図４におい
て、出力電圧ＶOUT は、時間Ｔ１とＴ２の間では入力信
号１００に応答して上昇する。
【００８５】時間Ｔ２で、瞬時電圧ＶOUT は、入力信号
１００の最小レベルに上昇する。差動増幅器９８０は、
トランジスタＱ９０４及びＱ９０６のコレクタで正の電
位差を生ずる。これは電流源９７４をオフにする（電流
シンク９７２はインバータＩ９０２によって動作不能に
されている）。電流シンク９７２及び電流源９７４が動
作不能であるので、ピーク検出器の出力電圧ＶOUT は、
一定レベルに保持される。出力電圧ＶOUT は、差動増幅
器に与えられた入力信号１００の電圧が出力電圧ＶOUT
を上まわるまで一定のままである。時間Ｔ２とＴ３の間
では、キャパシタＣ１０２が電流源９７４によって充電
されるのにつれて、出力電圧ＶOUT は周期的に上昇す
る。
１００の最小レベルに上昇する。差動増幅器９８０は、
トランジスタＱ９０４及びＱ９０６のコレクタで正の電
位差を生ずる。これは電流源９７４をオフにする（電流
シンク９７２はインバータＩ９０２によって動作不能に
されている）。電流シンク９７２及び電流源９７４が動
作不能であるので、ピーク検出器の出力電圧ＶOUT は、
一定レベルに保持される。出力電圧ＶOUT は、差動増幅
器に与えられた入力信号１００の電圧が出力電圧ＶOUT
を上まわるまで一定のままである。時間Ｔ２とＴ３の間
では、キャパシタＣ１０２が電流源９７４によって充電
されるのにつれて、出力電圧ＶOUT は周期的に上昇す
る。
【００８６】時間Ｔ３では、ＰＫＤＥＴ及びＲＥＳＥＴ
信号をローにセットすることによって、ピーク検出器は
保持モードに切り替えられる。電流シンク９７２及び電
流源９７４の両方（ＩSINK及びＩSOURCE）共動作不能に
なる。保持モードの間、スイッチ・ブロック３０２は、
一定レベル（点線で示す）で示す一定基準電圧ＶREFに
結合している。図４において、時間Ｔ３とＴ４の間で
は、出力電圧ＶOUT は、一定レベルＶ1に保持される
（電圧０≦Ｖ1≦ＶMAX ）。
信号をローにセットすることによって、ピーク検出器は
保持モードに切り替えられる。電流シンク９７２及び電
流源９７４の両方（ＩSINK及びＩSOURCE）共動作不能に
なる。保持モードの間、スイッチ・ブロック３０２は、
一定レベル（点線で示す）で示す一定基準電圧ＶREFに
結合している。図４において、時間Ｔ３とＴ４の間で
は、出力電圧ＶOUT は、一定レベルＶ1に保持される
（電圧０≦Ｖ1≦ＶMAX ）。
【００８７】時間Ｔ４において、本発明のピーク検出器
は、リセット・モードで動作する。ＰＫＤＥＴ信号はロ
ーでＲＥＳＥＴ信号はハイである。ＰＫＤＥＴ信号をゼ
ロにセットすることにとって、電流源９７４は動作不能
になる。スイッチ・ブロック３０２は、差動増幅器９８
０のＦＥＴ Ｍ９０２を基準電圧ＶREF に結合する。図
４に示すように、出力電圧ＶOUT（実線）はＶ1の値を有
する。Ｖ1はＶREFに等しい差動増幅器９８０の入力電圧
ＶIN（点線で示す）より大きい。差動増幅器９８０は、
トランジスタＱ９０４及びＱ９０６において負のコレク
タ電位差を生成し、キャパシタＣ１０２を放電させる電
流ＩSINKを生成する。出力電圧ＶOUT はＶ1のレベルか
らＶREFに降下する。
は、リセット・モードで動作する。ＰＫＤＥＴ信号はロ
ーでＲＥＳＥＴ信号はハイである。ＰＫＤＥＴ信号をゼ
ロにセットすることにとって、電流源９７４は動作不能
になる。スイッチ・ブロック３０２は、差動増幅器９８
０のＦＥＴ Ｍ９０２を基準電圧ＶREF に結合する。図
４に示すように、出力電圧ＶOUT（実線）はＶ1の値を有
する。Ｖ1はＶREFに等しい差動増幅器９８０の入力電圧
ＶIN（点線で示す）より大きい。差動増幅器９８０は、
トランジスタＱ９０４及びＱ９０６において負のコレク
タ電位差を生成し、キャパシタＣ１０２を放電させる電
流ＩSINKを生成する。出力電圧ＶOUT はＶ1のレベルか
らＶREFに降下する。
【００８８】時間Ｔ５でＶOUTは差動増幅器９８０に供
給した基準電圧ＶREFに到達する。一方、差動増幅器９
８０の出力は、電流源９７４を動作不能にする。時間Ｔ
５とＴ６の間では、出力電圧ＶOUTは一定レベルＶREFを
有する。
給した基準電圧ＶREFに到達する。一方、差動増幅器９
８０の出力は、電流源９７４を動作不能にする。時間Ｔ
５とＴ６の間では、出力電圧ＶOUTは一定レベルＶREFを
有する。
【００８９】時間Ｔ６において本発明はピーク検出モー
ドで動作する。時間Ｔ６とＴ７の間では、入力信号１０
０は差動増幅器９８０のＦＥＴ Ｍ９０２に結合してい
る。図４において、この時間間隔に入力信号１００の６
つのローブが存在する。入力信号１００が出力信号Ｖ
OUT を上まわるとき、差動増幅器９８０はトランジスタ
Ｑ９０４及びＱ９０６に関して負のコレクタ電位差を生
成する。これに応答して、電流源９７４は、入力信号１
００が出力電圧ＶOUT の瞬時値を下まわるまでキャパシ
タＣ１０２を充電する。時間Ｔ７になる前に、電流源９
７４は、保持キャパシタＣ１０２を入力信号１００のピ
ーク値へ充電する（図４に示すように）。
ドで動作する。時間Ｔ６とＴ７の間では、入力信号１０
０は差動増幅器９８０のＦＥＴ Ｍ９０２に結合してい
る。図４において、この時間間隔に入力信号１００の６
つのローブが存在する。入力信号１００が出力信号Ｖ
OUT を上まわるとき、差動増幅器９８０はトランジスタ
Ｑ９０４及びＱ９０６に関して負のコレクタ電位差を生
成する。これに応答して、電流源９７４は、入力信号１
００が出力電圧ＶOUT の瞬時値を下まわるまでキャパシ
タＣ１０２を充電する。時間Ｔ７になる前に、電流源９
７４は、保持キャパシタＣ１０２を入力信号１００のピ
ーク値へ充電する（図４に示すように）。
【００９０】時間Ｔ７で、本発明は、ＰＫＤＥＴ及びＲ
ＥＳＥＴ信号がローである保持モードで動作する。これ
は、電流源９７４及び電流シンク９７２を動作不能に
し、保持キャパシタＣ１０２への電流の供給及び排出を
防止する。従って、図４において、出力電圧ＶOUTは、
時間Ｔ７後はそのピーク値に保持される。
ＥＳＥＴ信号がローである保持モードで動作する。これ
は、電流源９７４及び電流シンク９７２を動作不能に
し、保持キャパシタＣ１０２への電流の供給及び排出を
防止する。従って、図４において、出力電圧ＶOUTは、
時間Ｔ７後はそのピーク値に保持される。
【００９１】
【発明の効果】本発明は、低オフセット電圧で、増幅器
スルー・レート制限のない、雑音排除能力に優れた閉ル
ープのピーク検出器を提供する。保持キャパシタＣ１０
２に蓄積されたピーク電圧は、制御ブロック３２０に適
用されたピーク検出信号のタイミングによって影響され
ない。ピーク検出器は、また自身をオフにする。従っ
て、外部論理タイミングは重要でない。更に本発明の利
点は、電流源駆動であることによって、雑音排除能力が
優れていることである。別の利点は、ピーク検出器の正
確さが比較器のオフセット電圧で決まることである。チ
ャネル間に整合時定数を必要としない。また、本発明の
更に別の利点は、ＭＯＳＦＥＴ入力比較器が最小入力バ
イアス電流を有することである。従って差動増幅器９８
０のＦＥＴＭ９０４入力によって、保持キャパシタＣ１
０２から殆ど電流が排出されない。また、本発明の更に
別の利点は、演算増幅器のスルー・レート／クランプの
問題がないことである。更に別の利点は、リセット電圧
が常にＶREF 電圧に等しいかそれ以下であることであ
る。
スルー・レート制限のない、雑音排除能力に優れた閉ル
ープのピーク検出器を提供する。保持キャパシタＣ１０
２に蓄積されたピーク電圧は、制御ブロック３２０に適
用されたピーク検出信号のタイミングによって影響され
ない。ピーク検出器は、また自身をオフにする。従っ
て、外部論理タイミングは重要でない。更に本発明の利
点は、電流源駆動であることによって、雑音排除能力が
優れていることである。別の利点は、ピーク検出器の正
確さが比較器のオフセット電圧で決まることである。チ
ャネル間に整合時定数を必要としない。また、本発明の
更に別の利点は、ＭＯＳＦＥＴ入力比較器が最小入力バ
イアス電流を有することである。従って差動増幅器９８
０のＦＥＴＭ９０４入力によって、保持キャパシタＣ１
０２から殆ど電流が排出されない。また、本発明の更に
別の利点は、演算増幅器のスルー・レート／クランプの
問題がないことである。更に別の利点は、リセット電圧
が常にＶREF 電圧に等しいかそれ以下であることであ
る。
【図１】 従来技術（開ループ）のピーク検出器を示す
図である。
図である。
【図２】 別の従来技術（閉ループ）のピーク検出器を
示す図である。
示す図である。
【図３】 本発明の３つのモードにおける動作を示す図
である。
である。
【図４】 本発明の３つのモードのタイミングを示す図
である。
である。
【図５】 本発明によるピーク検出のタイミングを示す
図である。
図である。
【図６】 理想的電流シンクを有する差動増幅器を示す
図である。
図である。
【図７】 実際的電流シンクの従来技術の具現化を示す
図である。
図である。
【図８】 本発明による接地電位近傍で追従する電流シ
ンクを示す図である。
ンクを示す図である。
【図９】 本発明の代替実施例を示す図である。
１００ 入力信号 ３０２ スイッチ・ブロック ３０６ ノートン増幅器 ３２０ 制御ブロック ９７２ 電流シンク ９７４ 電流源 ９７６ 電流ミラー ９８０ 差動増幅器 ９８２ バイアス回路 ９８４ レベル・シフト段（第１の増幅段） ９８６ 第２の増幅段
Claims (3)
- 【請求項１】 複数の入力信号を受信するスイッチ手段
と、 上記スイッチ手段に結合し、上記スイッチ手段が上記複
数の入力信号の１つを選択的に与える比較手段と、 上記比較手段に結合し、第１及び第２の制御信号を受信
する制御手段と、 上記制御手段に結合した第１及び第２の電流源と、 上記第１及び第２の電流源に結合し、出力信号を生成す
るキャパシタと、を備え、上記出力信号は上記比較手段
にフィードバック結合され、上記比較手段は上記複数の
入力信号の１つが上記出力信号より大きくなるときを判
定し、上記制御手段は上記比較手段及び上記第１及び第
２の制御信号に応答して上記第１及び第２の電流源を動
作可能及び動作不能にするピーク検出回路。 - 【請求項２】 複数の入力信号を受信するスイッチ手段
と、 上記スイッチ手段に結合し、上記スイッチ手段が上記複
数の入力信号の１つを選択的に与える比較手段と、 上記スイッチ手段に結合し、第１及び第２の制御信号を
受信する制御手段と、 上記制御手段に結合した第１及び第２の電流源と、 上記第１及び第２の電流源に結合し、出力信号を生成す
るキャパシタと、を備え、上記出力信号は上記比較手段
にフィードバック結合され、上記比較手段は上記複数の
入力信号の１つが上記出力信号より大きくなるときを判
定し、上記制御手段は上記比較手段及び上記第１及び第
２の制御信号に応答して上記第１及び第２の電流源を動
作可能及び動作不能にするピーク検出回路。 - 【請求項３】 電源電圧に結合したダイオードと、 接地電位に結合した電流シンク手段と、 上記ダイオードと上記電流シンク手段との間に結合した
差動対と、 上記差動対及び上記ダイオードに結合し、上記電流シン
ク手段に与えられた第１の電流を検出し、上記第１の電
流に応答して第２の電流を与える第２のトランジスタ
と、 上記電流シンク手段に結合して、上記第２の電流及び基
準電流を受信し、上記第２の電流及び基準電流に応答し
て上記電流シンク手段を通して上記第１の電流を制御す
るノートン増幅器と、を備えた接地電位付近の電圧に追
従する電流シンク回路。
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| US5548452A (en) * | 1994-12-15 | 1996-08-20 | International Business Machines Corporation | Quad burst servo demodulator with adjustable slew rate for hard disk drives |
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| US5764095A (en) * | 1996-03-06 | 1998-06-09 | Sgs-Thomson Microelectronics, Inc. | Nonlinear integrator |
| GB9613634D0 (en) * | 1996-06-28 | 1996-08-28 | Philips Electronics Nv | Peak detector |
| JP3729993B2 (ja) * | 1997-09-18 | 2005-12-21 | シャープ株式会社 | ピークホールド回路およびそれを備える赤外線通信装置 |
| TW427051B (en) * | 1998-01-15 | 2001-03-21 | Koninkl Philips Electronics Nv | Peak detection apparatus |
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| JP3684090B2 (ja) * | 1998-10-28 | 2005-08-17 | 株式会社東芝 | 半導体集積回路装置 |
| US6552580B2 (en) * | 1999-05-24 | 2003-04-22 | Level One Communications Inc. | Bias technique for operating point control in multistage circuits |
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| US6512399B1 (en) | 2001-12-03 | 2003-01-28 | Brookhaven Science Associates Llc | Offset-free rail-to-rail derandomizing peak detect-and-hold circuit |
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| CN104569557A (zh) * | 2014-03-26 | 2015-04-29 | 深圳市依崇微电子科技有限公司 | 轨到轨峰值检测电路及其方法 |
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