JPS62145915A - Ｍｏｓトランジスタのプリチヤ−ジ回路 - Google Patents
Ｍｏｓトランジスタのプリチヤ−ジ回路Info
- Publication number
- JPS62145915A JPS62145915A JP60288133A JP28813385A JPS62145915A JP S62145915 A JPS62145915 A JP S62145915A JP 60288133 A JP60288133 A JP 60288133A JP 28813385 A JP28813385 A JP 28813385A JP S62145915 A JPS62145915 A JP S62145915A
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- JP
- Japan
- Prior art keywords
- power supply
- vcc
- potential
- transistor
- mos transistor
- Prior art date
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- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳトランジスタのプリチャージ回路に関す
るものである。
るものである。
従来のこの種の回路の一例を第３図に示し説明すると、
この回路は負荷容量を充電するためのものである。
この回路は負荷容量を充電するためのものである。
図において、Ｔｒｚ 、 ＴｒｓはＭＯＳトランジスタ
、ＣＬは駆動される負荷容量である。そして、ＣのＭＯ
Ｓ トランジスタＴｒｓのドレインを電源Ｖｃｃに、ソ
ースをＭＯＳ トランジスタＴｒ８のドレインにそれぞ
れ接続し、 ＭＯＳ トランジスタＴｒｉのゲートにク
ロック信号φｐが供給されるように構成され、また、Ｍ
ＯＳ トランジスタＴｒｓのソースは接地され、ゲート
にクロック信号φ、が供給きれるように構成されている
。また、駆動される負荷容量ＣＬはＭＯＳトランジスタ
ＴｒｚのソースとＭＯＳ トランジスタＴｒｓのドレイ
ンとの接続点と接地との間に接続されている。なお、”
Ｉａはノードである。
、ＣＬは駆動される負荷容量である。そして、ＣのＭＯ
Ｓ トランジスタＴｒｓのドレインを電源Ｖｃｃに、ソ
ースをＭＯＳ トランジスタＴｒ８のドレインにそれぞ
れ接続し、 ＭＯＳ トランジスタＴｒｉのゲートにク
ロック信号φｐが供給されるように構成され、また、Ｍ
ＯＳ トランジスタＴｒｓのソースは接地され、ゲート
にクロック信号φ、が供給きれるように構成されている
。また、駆動される負荷容量ＣＬはＭＯＳトランジスタ
ＴｒｚのソースとＭＯＳ トランジスタＴｒｓのドレイ
ンとの接続点と接地との間に接続されている。なお、”
Ｉａはノードである。
このように構成された回路の動作を第４図を参照して説
明する。
明する。
この第４図は第３図の動作説明に供するタイムチャート
で、（ａ）は電源Ｖｃｃの電位を示したものであり、■
）はクロック信号φｐ、（ｃ）はクロック信号φ１、（
ｄ）はノードｎｌａの電位を示したものである。
で、（ａ）は電源Ｖｃｃの電位を示したものであり、■
）はクロック信号φｐ、（ｃ）はクロック信号φ１、（
ｄ）はノードｎｌａの電位を示したものである。
そして、（イ）、（ロ）、ｅ→はＶｃｃ＋αなる電位を
示し、に）はＶｃｃ＋α−ＶＴＨなる電位を示す。なお
、破線は電源Ｖｃｃが一定（α＝０）に対応する。
示し、に）はＶｃｃ＋α−ＶＴＨなる電位を示す。なお
、破線は電源Ｖｃｃが一定（α＝０）に対応する。
まず、電源Ｖｃｃが一定（α＝０）の場合について説明
すると、このとき、各クロック信号φ、。
すると、このとき、各クロック信号φ、。
φ、はそれぞれ第４図（ａ）〜（ｄ）の破線で示すタイ
ミングで示される。そして、クロック信号φｐが―ハイ
”レベル（Ｖｃｃレベル）ニナルト、ＭＯＳトランジス
タＴｒｍがオンし、負荷容量Ｃｔ、に充電が開始され、
ノードｎ、ＢがＶｃｃ −ＶＴＨレベルに充電される。
ミングで示される。そして、クロック信号φｐが―ハイ
”レベル（Ｖｃｃレベル）ニナルト、ＭＯＳトランジス
タＴｒｍがオンし、負荷容量Ｃｔ、に充電が開始され、
ノードｎ、ＢがＶｃｃ −ＶＴＨレベルに充電される。
その後、クロック信号φ１が６７１イ”レベルになるこ
とによって、ＭＯＳトランジスタＴｒａがオンし、充電
された負荷容−４ＣＬを放電する。
とによって、ＭＯＳトランジスタＴｒａがオンし、充電
された負荷容−４ＣＬを放電する。
上記のような従来のＭＯ８トランジスタのプリチャージ
回路では、充電時に電源ＶｃｃがＶｃｃ＋α（負のＶｂ
ｕｍｐ時）であるとき、クロック信号φｐもＶｃｃ＋α
レベルとなり、ノードｎＩａは第４図（ａ）のに）に示
すＶｃｃ＋α−ＶＴＩＩまで充電される。そして、放電
時にｔ諒Ｖｃ ｃがもとのレベルに戻れば、クロック信
号φ、もＶｃｃレベルにまでしか上がらず、負荷容量Ｃ
Ｌに充電された電荷を放電する時間は、電源Ｖｃｃが一
定（α＝０）の場合の放電時間に比して長くなシ、アク
セスが遅れるという問題点があった。
回路では、充電時に電源ＶｃｃがＶｃｃ＋α（負のＶｂ
ｕｍｐ時）であるとき、クロック信号φｐもＶｃｃ＋α
レベルとなり、ノードｎＩａは第４図（ａ）のに）に示
すＶｃｃ＋α−ＶＴＩＩまで充電される。そして、放電
時にｔ諒Ｖｃ ｃがもとのレベルに戻れば、クロック信
号φ、もＶｃｃレベルにまでしか上がらず、負荷容量Ｃ
Ｌに充電された電荷を放電する時間は、電源Ｖｃｃが一
定（α＝０）の場合の放電時間に比して長くなシ、アク
セスが遅れるという問題点があった。
本発明はかかる問題点を解決するためになされたもので
、充電時に電源ＶｃｃがｖＣＣ＋αレベルにあって、放
電時に電源Ｖｃｃがもとのレベルに戻っていれば、負荷
容ｉＣＬにはＶｃｃレベルしか充電されていないことに
なシ、電源Ｖｃｃが一定の場合 、の放電に要する時間
と同じ時間で放電することのテキルＭＯＳトランジスタ
のプリチャージ回路を得ることを目的とする。
、充電時に電源ＶｃｃがｖＣＣ＋αレベルにあって、放
電時に電源Ｖｃｃがもとのレベルに戻っていれば、負荷
容ｉＣＬにはＶｃｃレベルしか充電されていないことに
なシ、電源Ｖｃｃが一定の場合 、の放電に要する時間
と同じ時間で放電することのテキルＭＯＳトランジスタ
のプリチャージ回路を得ることを目的とする。
本発明によるＭＯＳトランジスタのプリチャージ回路は
、第１．第２および第３のＭＯ８トランジスタとＭＯＳ
キャパシタとを備え、上記第１のＭＯ８トランジスタの
ゲートと上記第２のＭＯ８トランジスタのドレインをそ
れぞれ電源に接続し、上記第１のＭＯ８トランジスタの
ドレインに第１クロック信号を、上記第３のＭＯ８トラ
ンジスタのゲートに第２クロック信号を、上記第１のＭ
Ｏ８トランジスタのソースに接続された上記ＭＯＳキャ
パシタに第３クロック信号をそれぞれ供給し、上記第１
のへ１ｏＳトランジスタのソースと上記ＭＯＳキャパシ
タとの接続点に上記第２のＭＯ８トランジスタのゲート
を接続し、かつ上記第３のＭＯ８トランジスタのソース
を接地に接続してなるようにしたものである。
、第１．第２および第３のＭＯ８トランジスタとＭＯＳ
キャパシタとを備え、上記第１のＭＯ８トランジスタの
ゲートと上記第２のＭＯ８トランジスタのドレインをそ
れぞれ電源に接続し、上記第１のＭＯ８トランジスタの
ドレインに第１クロック信号を、上記第３のＭＯ８トラ
ンジスタのゲートに第２クロック信号を、上記第１のＭ
Ｏ８トランジスタのソースに接続された上記ＭＯＳキャ
パシタに第３クロック信号をそれぞれ供給し、上記第１
のへ１ｏＳトランジスタのソースと上記ＭＯＳキャパシ
タとの接続点に上記第２のＭＯ８トランジスタのゲート
を接続し、かつ上記第３のＭＯ８トランジスタのソース
を接地に接続してなるようにしたものである。
本発明においては、第２のＭｓｓ トランジスタのゲー
トに供給されるクロック信号φ、のッペルヲ、前段にブ
ートストラップ回路を用いることによって、その第２の
ＭＯ８トランジスタのゲートに入力する信号を電源Ｖｃ
ｃの２倍近くのレベルまで上げ、第２のＭＯ８トランジ
スタのしきい値電圧Ｖｑ゛ｕ分のレベル低下を無視し、
負荷容量に電源Ｖｃｃのレベルまで充電できるように作
用する。
トに供給されるクロック信号φ、のッペルヲ、前段にブ
ートストラップ回路を用いることによって、その第２の
ＭＯ８トランジスタのゲートに入力する信号を電源Ｖｃ
ｃの２倍近くのレベルまで上げ、第２のＭＯ８トランジ
スタのしきい値電圧Ｖｑ゛ｕ分のレベル低下を無視し、
負荷容量に電源Ｖｃｃのレベルまで充電できるように作
用する。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明によるＭＯ８トランジスタのプリチャー
ジ回路の一実施例を示す回路図である。
ジ回路の一実施例を示す回路図である。
この第１図において第３図と同一符号のものは相当部分
を示し、ＴｒｌはＭＯ８トランジスタ、ＣｓはこのＭＯ
Ｂ トランジスタＴｒｌのソースに接続されたＭＯＳキ
ャパシタで、これらはブートストラップ回路を構成して
いる。
を示し、ＴｒｌはＭＯ８トランジスタ、ＣｓはこのＭＯ
Ｂ トランジスタＴｒｌのソースに接続されたＭＯＳキ
ャパシタで、これらはブートストラップ回路を構成して
いる。
そして、ＭＯ８トランジスタ’ｌ’ｒｘのゲートとＭＯ
ＳトランジスタＴｒｚのドレインはそれぞれ電源Ｖｃｃ
に接続され、ＭＯ８トランジスタＴｒ１のドレインにク
ロック信号φ２が供給され、Ｎｉ０ＳトランジスタＴｒ
１１のソースにドレインが接続されたＭ ＯＳトランジ
スタＴｒｓのゲートにクロック信号φ。
ＳトランジスタＴｒｚのドレインはそれぞれ電源Ｖｃｃ
に接続され、ＭＯ８トランジスタＴｒ１のドレインにク
ロック信号φ２が供給され、Ｎｉ０ＳトランジスタＴｒ
１１のソースにドレインが接続されたＭ ＯＳトランジ
スタＴｒｓのゲートにクロック信号φ。
が供給され、才だ、ＭＯＳギャパシタＣ５にクロック信
号φｐａが供給されるように構成されている。
号φｐａが供給されるように構成されている。
また、ＭＯＳ トランジスタＴｒｉのソースとＭＯ８ギ
ャバシタＣｓおよびＭＯＳ トランジスタＴｒｚのゲー
トとを接続し、ＭＯＳトランジスタＴｒｓのソースは接
地に接続てれている。ｎ１＊’２はノード、ＣＢはノー
ドｎ２の浮遊容量である。
ャバシタＣｓおよびＭＯＳ トランジスタＴｒｚのゲー
トとを接続し、ＭＯＳトランジスタＴｒｓのソースは接
地に接続てれている。ｎ１＊’２はノード、ＣＢはノー
ドｎ２の浮遊容量である。
つぎにこの第１図に示す実施例の動作を第２図を参照し
て説明する。
て説明する。
この第２図は第１図の動作説明に供するタイムチャート
で、（ａ）は電源Ｖｃｃの変動を示したものであシ、Φ
）はクロック信号、（Ｃ）はクロック信号φｐａｓ（ｄ
）はクロック信号φ、 、（ｅ）はノードｎ、の電位、
（ｆ）はノードｎ１の電位を示したものである。また、
この第２図において、破線は電源Ｖｃｃが一定（α＝０
）に対応する。
で、（ａ）は電源Ｖｃｃの変動を示したものであシ、Φ
）はクロック信号、（Ｃ）はクロック信号φｐａｓ（ｄ
）はクロック信号φ、 、（ｅ）はノードｎ、の電位、
（ｆ）はノードｎ１の電位を示したものである。また、
この第２図において、破線は電源Ｖｃｃが一定（α＝０
）に対応する。
ａ−Ｖ’ｒａ、 （ｌＪ）ハＶｃｃ＋ａ−２ＶＴＩ［を
示ｆ。
示ｆ。
まず、電源Ｖｃｃが一定（これはα＝Ｏに対応する）の
場合について説明する。このときの各クロックは第２図
の破線で示した部分に対応し、負荷容量ＣＬには電源Ｖ
ｃｃのレベルまで充電されることになる。
場合について説明する。このときの各クロックは第２図
の破線で示した部分に対応し、負荷容量ＣＬには電源Ｖ
ｃｃのレベルまで充電されることになる。
つぎに、この負荷容量ＣＬの充電時に電源Ｖｃｃが第２
図（ａ）に示す（イ）のように、ｖＣＣ＋αレベルに変
動した場合には、負荷容ｉ Ｃｔ、には一時Ｖｃｃ −
１−αまで充電されるが、それから第２図に示されるよ
うに、もとの電源Ｖｃｃのレベルに戻ったとき、ノード
ｎ２は第２図（ｅ）の（ホ）に示すＶｃｃ −Ｖ’ｒｕ
−４−スタＴｒｔを介して放電され、結局、負荷容Ｊ
ｉ（Ｃｔ、には電源Ｖｃｃのレベルに充電されることに
なる（第２図参照）。
図（ａ）に示す（イ）のように、ｖＣＣ＋αレベルに変
動した場合には、負荷容ｉ Ｃｔ、には一時Ｖｃｃ −
１−αまで充電されるが、それから第２図に示されるよ
うに、もとの電源Ｖｃｃのレベルに戻ったとき、ノード
ｎ２は第２図（ｅ）の（ホ）に示すＶｃｃ −Ｖ’ｒｕ
−４−スタＴｒｔを介して放電され、結局、負荷容Ｊ
ｉ（Ｃｔ、には電源Ｖｃｃのレベルに充電されることに
なる（第２図参照）。
以上の説明から明らかなように、本発明によれば、第１
のＭ兇トランジスタとＭＯＳキャパシタによるブートス
トラップ回路を用いたので、第２のＭＯＳトランジスタ
のゲートの電位が２ＶＣＣレベル近くまでブーストされ
、充電時に電源ＶｃｃがＶｃｃ＋α（α〉０）に変動（
負のＶｂｕｍｐ時）した場合でも、放電までに電源Ｖｃ
ｃのレベルに戻れば、負荷容量ＣＬには電源Ｖｃｃのレ
ベルまでしか充電されていないことになシ、放電時にも
アクセスが遅れないという効果がある。また、電源Ｖｃ
ｃが一定の場合の放電に要する時間と同じ時間で放電す
ることのできるプリチャージ回路を実現することができ
るという点において極めて有効である。
のＭ兇トランジスタとＭＯＳキャパシタによるブートス
トラップ回路を用いたので、第２のＭＯＳトランジスタ
のゲートの電位が２ＶＣＣレベル近くまでブーストされ
、充電時に電源ＶｃｃがＶｃｃ＋α（α〉０）に変動（
負のＶｂｕｍｐ時）した場合でも、放電までに電源Ｖｃ
ｃのレベルに戻れば、負荷容量ＣＬには電源Ｖｃｃのレ
ベルまでしか充電されていないことになシ、放電時にも
アクセスが遅れないという効果がある。また、電源Ｖｃ
ｃが一定の場合の放電に要する時間と同じ時間で放電す
ることのできるプリチャージ回路を実現することができ
るという点において極めて有効である。
第１図は本発明によるＭＯＳ トランジスタのプリチャ
ージ回路の一実施例を示す回路図、第２図は第１図の動
作説明に供するタイムチャート、第３図は従来のＭＯＳ
トランジスタのプリチャージ回路の一例を示す回路図
、第４図は第３図の動作説明に供するタイムチャートで
ある。 Ｔｒ１〜Ｔｒｓ ｍ ｅ ＊ 拳ＭＯ８トランジスタ、
Ｃｓ＠・・−ＭＯＳキャパシタ、ＣＬ・・Φ・負荷容量
、φｐ、φｐａ 、φ、ｍ５ｓｓクロック信号、Ｖｃｃ
ｅ１１拳・電源。
ージ回路の一実施例を示す回路図、第２図は第１図の動
作説明に供するタイムチャート、第３図は従来のＭＯＳ
トランジスタのプリチャージ回路の一例を示す回路図
、第４図は第３図の動作説明に供するタイムチャートで
ある。 Ｔｒ１〜Ｔｒｓ ｍ ｅ ＊ 拳ＭＯ８トランジスタ、
Ｃｓ＠・・−ＭＯＳキャパシタ、ＣＬ・・Φ・負荷容量
、φｐ、φｐａ 、φ、ｍ５ｓｓクロック信号、Ｖｃｃ
ｅ１１拳・電源。
Claims (1)
- 第１、第２および第３のＭＯＳトランジスタとＭＯＳキ
ャパシタとを備え、前記第１のＭＯＳトランジスタのゲ
ートと前記第２のＭＯＳトランジスタのドレインをそれ
ぞれ電源に接続し、前記第１のＭＯＳトランジスタのド
レインに第１クロック信号を、前記第３のＭＯＳトラン
ジスタのゲートに第２のクロック信号を、前記第１のＭ
ＯＳトランジスタのソースに接続された前記ＭＯＳキャ
パシタに第３クロック信号をそれぞれ供給し、前記第１
のＭＯＳトランジスタのソースと前記ＭＯＳキャパシタ
との接続点に前記第２のＭＯＳトランジスタのゲートを
接続し、かつ前記第３のＭＯＳトランジスタのソースを
接地に接続してなることを特徴とするＭＯＳトランジス
タのプリチヤージ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288133A JPS62145915A (ja) | 1985-12-19 | 1985-12-19 | Ｍｏｓトランジスタのプリチヤ−ジ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288133A JPS62145915A (ja) | 1985-12-19 | 1985-12-19 | Ｍｏｓトランジスタのプリチヤ−ジ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145915A true JPS62145915A (ja) | 1987-06-30 |
Family
ID=17726237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288133A Pending JPS62145915A (ja) | 1985-12-19 | 1985-12-19 | Ｍｏｓトランジスタのプリチヤ−ジ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145915A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113328613A (zh) * | 2021-05-31 | 2021-08-31 | 深圳能芯半导体有限公司 | 一种高侧nmos功率管预充电电路 |
-
1985
- 1985-12-19 JP JP60288133A patent/JPS62145915A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113328613A (zh) * | 2021-05-31 | 2021-08-31 | 深圳能芯半导体有限公司 | 一种高侧nmos功率管预充电电路 |
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