JPS62145187A - 時間計測装置 - Google Patents
時間計測装置Info
- Publication number
- JPS62145187A JPS62145187A JP28628785A JP28628785A JPS62145187A JP S62145187 A JPS62145187 A JP S62145187A JP 28628785 A JP28628785 A JP 28628785A JP 28628785 A JP28628785 A JP 28628785A JP S62145187 A JPS62145187 A JP S62145187A
- Authority
- JP
- Japan
- Prior art keywords
- time
- signal
- voltage
- converter
- fractional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Measurement Of Unknown Time Intervals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、「発明の目的」
〔産業上の利用分野〕
本発明は、時間■副装置に関するものである。
更に詳述すると、基準クロック信号の周期以下の所謂端
数時間をも正確に測定することができる時間計測装置に
関するものである。
数時間をも正確に測定することができる時間計測装置に
関するものである。
信号の周波数や周ｊｌＪ等の測定をする装置として、ユ
ニバーサル・カウンタが広く使用されている。
ニバーサル・カウンタが広く使用されている。
また、このようなカウンタに限らず、例えばＬＳＩテス
タ等の装置には、測定対果である信号の成る時点から成
る時点までの時間を測定する装置が使われている。
タ等の装置には、測定対果である信号の成る時点から成
る時点までの時間を測定する装置が使われている。
一般に、時間を高精度で測定するには、次のような原理
が採用されている。被測定時間幅Ｔχで開放となるよう
なゲートに、周１１Ｊ Ｔ ｏのクロックイ８＠を通し
、そのクロックの通過個数Ｎをカウントする。そして、
ＮＴｏを時間幅とするものである。この方法は、クロッ
クの周波数を上げるほど分解能が向上するが、実際には
回路素子の速度に限界がある。即ち、この手段は、クロ
ックの周期以上の分解能で測定することはできない。
が採用されている。被測定時間幅Ｔχで開放となるよう
なゲートに、周１１Ｊ Ｔ ｏのクロックイ８＠を通し
、そのクロックの通過個数Ｎをカウントする。そして、
ＮＴｏを時間幅とするものである。この方法は、クロッ
クの周波数を上げるほど分解能が向上するが、実際には
回路素子の速度に限界がある。即ち、この手段は、クロ
ックの周期以上の分解能で測定することはできない。
上記の方法では、厳密に言うと、Ｔχ＝Ｎ’ｒ。
とはならず、ＴχｚＮＴｏである。これは、通常、Ｔχ
がＴｏで割切れず、小さい端数の時間が存在するからで
ある。これを第６図に示す。第６図において、ΔＴ１は
Ｔχの立上がりエツジから、その直後に発生するクロッ
クＣｏまでの端数の時間であり、Δ１゛２は］−ｘの立
下りエツジから、その直後に発生するクロックＣｎまで
の端数の時１７１である。そして、クロック信号Ｃ０と
ＣＴＬの間の期間ゲートを開放し第６図の（ニ）参照１
して、通過するクロックの数をカウントする。その１１
間にＪ５けるクロックの故をＮとするとし第６図の（ホ
）］時間幅Ｔχは（１）式で表わされる。
がＴｏで割切れず、小さい端数の時間が存在するからで
ある。これを第６図に示す。第６図において、ΔＴ１は
Ｔχの立上がりエツジから、その直後に発生するクロッ
クＣｏまでの端数の時間であり、Δ１゛２は］−ｘの立
下りエツジから、その直後に発生するクロックＣｎまで
の端数の時１７１である。そして、クロック信号Ｃ０と
ＣＴＬの間の期間ゲートを開放し第６図の（ニ）参照１
して、通過するクロックの数をカウントする。その１１
間にＪ５けるクロックの故をＮとするとし第６図の（ホ
）］時間幅Ｔχは（１）式で表わされる。
Ｔｘ＝Ｎ１’ｏ＋ΔＴ１−Δ１−２ （１
）従って、端数の時間ΔＴ＋ とΔＴ２を測定すれば、
クロックの周期Ｔｏ以上の分解能で時間幅Ｔχの測定が
可能となることが（１）式から分る。
）従って、端数の時間ΔＴ＋ とΔＴ２を測定すれば、
クロックの周期Ｔｏ以上の分解能で時間幅Ｔχの測定が
可能となることが（１）式から分る。
この端数時間６丁を測定することができる公知の手段と
して第７図に示すタイム・エキスパンション方式がある
。この方式は積分器を使用し、コンデンサに蓄えられる
電荷もしくは電圧を仲介として端数時間を拡大し、それ
をクロックで測る方式である。第７図は電圧を仲介とし
た場合を示す図である。これは積分器を２個用い、一方
の積分器は６丁の間、電流１１でコンデンサＣＩを充電
し、その後この出力電圧を保持する。次に、他方の積分
器が動作を］；ｕ始し、？！流Ｉ２でコンデンサＣ２を
充電する。第７図のようにΔＴεをとると、ΔＴＥ−・
ΔＴ（２） となり、拡大比率は、 で与えられる。
して第７図に示すタイム・エキスパンション方式がある
。この方式は積分器を使用し、コンデンサに蓄えられる
電荷もしくは電圧を仲介として端数時間を拡大し、それ
をクロックで測る方式である。第７図は電圧を仲介とし
た場合を示す図である。これは積分器を２個用い、一方
の積分器は６丁の間、電流１１でコンデンサＣＩを充電
し、その後この出力電圧を保持する。次に、他方の積分
器が動作を］；ｕ始し、？！流Ｉ２でコンデンサＣ２を
充電する。第７図のようにΔＴεをとると、ΔＴＥ−・
ΔＴ（２） となり、拡大比率は、 で与えられる。
（発明が解決しようとする問題点〕
しかし、以上のような手段は、端数時間の測定において
、積分器のバイアス電流やオフセット電圧の彰冑を除去
するために、基準クロックを導入してその補正の演陣を
行なう必要がある。更に、時間幅測定のスタート・スト
ップにおける端数時間を別々に測定するために、２ＫＸ
の端数時間測定回路を必要とするので装置の価格が高く
なる。また、端数時間を拡大して測定するので原理的に
時間がかかり、更に各端数時間の補正潰砕を行ない、そ
して、これらの結果を用いて周期を惇出するためトータ
ルでかなりの時間を要することになる。
、積分器のバイアス電流やオフセット電圧の彰冑を除去
するために、基準クロックを導入してその補正の演陣を
行なう必要がある。更に、時間幅測定のスタート・スト
ップにおける端数時間を別々に測定するために、２ＫＸ
の端数時間測定回路を必要とするので装置の価格が高く
なる。また、端数時間を拡大して測定するので原理的に
時間がかかり、更に各端数時間の補正潰砕を行ない、そ
して、これらの結果を用いて周期を惇出するためトータ
ルでかなりの時間を要することになる。
従って、端数時間の測定に時間がかかり過ぎるため、高
速の繰返し測定やリアルタイムの測定ができないという
問題がある。
速の繰返し測定やリアルタイムの測定ができないという
問題がある。
本発明の目的は、高速の繰返し」り定、リアルタイムの
測定、高分解能の測定ができる時間８１測装置を提供す
ることである。
測定、高分解能の測定ができる時間８１測装置を提供す
ることである。
口、「発明の構成」
（問題点を解決するための手段）
本発明は、−り記問題点を解決するために、被測定時間
幅に対応した信号とクロックイ３号とを導入し、所謂端
数時間に相当するパルス幅の端数時間パルス信号と、ゲ
ーティングクロック信号とを出力することができる柄部
回路と、このゲーティングクロック信号を計数ツるカウ
ンタと、 演算処理を行なうブロセツ号とを備え、 カウンタの出
力と所謂端数時間とから被測定時間幅を計測する装置に
おいて、 パルス信号を導入し、この信号のパルス幅に応じて電圧
が変化する信号を出力する時間−電圧変換器と、 この時間−電圧変換器の出力をデジタル信号に変換する
ＡＤ変換器と、 前記プロヒツナの制御により、ストップ端数時間パルス
幅を５１利する際の初ｊｆＪ値が、館のスタート端数時
間パルス幅を計測した時の電圧と同値でかつ逆極性の電
圧を時間−電圧変換器で発生させるアナログ信号を時間
−電圧変換器へ出力する１） Ａ変換器と、 から＜’にる端数Ｂ＃間測測定回路備えるようにしたも
のである。
幅に対応した信号とクロックイ３号とを導入し、所謂端
数時間に相当するパルス幅の端数時間パルス信号と、ゲ
ーティングクロック信号とを出力することができる柄部
回路と、このゲーティングクロック信号を計数ツるカウ
ンタと、 演算処理を行なうブロセツ号とを備え、 カウンタの出
力と所謂端数時間とから被測定時間幅を計測する装置に
おいて、 パルス信号を導入し、この信号のパルス幅に応じて電圧
が変化する信号を出力する時間−電圧変換器と、 この時間−電圧変換器の出力をデジタル信号に変換する
ＡＤ変換器と、 前記プロヒツナの制御により、ストップ端数時間パルス
幅を５１利する際の初ｊｆＪ値が、館のスタート端数時
間パルス幅を計測した時の電圧と同値でかつ逆極性の電
圧を時間−電圧変換器で発生させるアナログ信号を時間
−電圧変換器へ出力する１） Ａ変換器と、 から＜’にる端数Ｂ＃間測測定回路備えるようにしたも
のである。
（実施例〕
以下、図面を用いて本発明を詳しくＵ２明Ｊる。
第１図〜第３図は、本発明の要部である端数時間測定回
路の構成例を示した図である。また、第４図は本発明に
係る時間計測装置のブロック図を示したものであり、第
５図はタイムヂャートである。
路の構成例を示した図である。また、第４図は本発明に
係る時間計測装置のブロック図を示したものであり、第
５図はタイムヂャートである。
まず、第４図を用いて本発明に係るＦＲ間ｎ測装置の全
体を説明する。同図において、１０は入力アンプであり
、入力端子ｐ１がら導入した被測定の時７１３１幅を持
つ信号を波形整形して、第５図（１）に示すような矩形
波に整形する。２０は制御回路であり、被測定の時間Ｉ
ＩＡＴ ｘを持つ入力アンプ１０からの信号Ｓ１とクロ
ック信号Ｓ２とを導入し、所謂端数時１１１に相当する
パルス幅の端ｙＪ！時間パルス信号Ｓ３と、ゲーティン
グクロック信号Ｓ４とを出力することができる。３０は
カウンタであり、制御回路２０から導入したゲーティン
グクロック信号Ｓ４が成るレベルをよぎる回数を計測す
る。４０はクロック発生器であり、周期ｔ０のｖＦ間基
準となるクロック信号Ｓ２を発ＩＪｌする。５０は端数
時間測定回路であり、端数時間パルス信号及びクロック
イ３号と同じ周期の信号を導入し、端ａ時間の算出の基
礎となる信号を出力する機能を有したものである。この
端数時間測定回路５０の構成は、第１図〜第３図に詳し
く描いである。６０はプロセッサ（例えばマイクロプロ
セッサ）であり、カウンタ３０と端数時間測定回路５０
から信号を導入し、時間幅を算出するための演算を行な
うものである。
体を説明する。同図において、１０は入力アンプであり
、入力端子ｐ１がら導入した被測定の時７１３１幅を持
つ信号を波形整形して、第５図（１）に示すような矩形
波に整形する。２０は制御回路であり、被測定の時間Ｉ
ＩＡＴ ｘを持つ入力アンプ１０からの信号Ｓ１とクロ
ック信号Ｓ２とを導入し、所謂端数時１１１に相当する
パルス幅の端ｙＪ！時間パルス信号Ｓ３と、ゲーティン
グクロック信号Ｓ４とを出力することができる。３０は
カウンタであり、制御回路２０から導入したゲーティン
グクロック信号Ｓ４が成るレベルをよぎる回数を計測す
る。４０はクロック発生器であり、周期ｔ０のｖＦ間基
準となるクロック信号Ｓ２を発ＩＪｌする。５０は端数
時間測定回路であり、端数時間パルス信号及びクロック
イ３号と同じ周期の信号を導入し、端ａ時間の算出の基
礎となる信号を出力する機能を有したものである。この
端数時間測定回路５０の構成は、第１図〜第３図に詳し
く描いである。６０はプロセッサ（例えばマイクロプロ
セッサ）であり、カウンタ３０と端数時間測定回路５０
から信号を導入し、時間幅を算出するための演算を行な
うものである。
第１図において、１は時間−電圧変換器であり、導入し
た信＠Ｓ３のパルス幅に相当して電圧が変化する１８号
を出力するものである。具体的には、例えば、積分器（
図示せず）のようなもので構成され、印加されたパルス
幅信号の期間、積分コンデンナ（図示せず）を定電流で
充電あるいはＩＪ４１電させて、パルス幅（時間）に比
例した電圧信号を出力できるものである。
た信＠Ｓ３のパルス幅に相当して電圧が変化する１８号
を出力するものである。具体的には、例えば、積分器（
図示せず）のようなもので構成され、印加されたパルス
幅信号の期間、積分コンデンナ（図示せず）を定電流で
充電あるいはＩＪ４１電させて、パルス幅（時間）に比
例した電圧信号を出力できるものである。
３は時間−電圧変換器１の出力電圧を次段に伝えるバッ
ファ回路である。
ファ回路である。
５はバッファ３を介して導入した時間−電圧変換器１の
出力をデジタル信号に変換するＡＤ変換器である。この
ＡＤ変換器５は本発明に係る分野にＪ５いては、高速性
が要求されるので、通常、フラッシュ形（全並列形）Ａ
Ｄ変換器が用いられる。
出力をデジタル信号に変換するＡＤ変換器である。この
ＡＤ変換器５は本発明に係る分野にＪ５いては、高速性
が要求されるので、通常、フラッシュ形（全並列形）Ａ
Ｄ変換器が用いられる。
ＡＤ変換器５の出力ｓ６は、端数時間測定回路５０の出
力としてプロセッサ６ｏに加えられる。
力としてプロセッサ６ｏに加えられる。
７はプロセッサ６０からの信号ｓ７に基づいてアナログ
信号を発生させるＤΔ変換器である。
信号を発生させるＤΔ変換器である。
９は１〕△変換器７の出力信号を適切なタイミング′Ｃ
一時間−電圧変換器１へ加えるスイッチである。
一時間−電圧変換器１へ加えるスイッチである。
以上のように構成された第１図、第４図の回路の動作を
び２明する。
び２明する。
第４図の入力端子ｐ１に印加された被測定の時間幅を有
する信号は、入力アンプ１０で波形整形され、第５図の
（１）のような信号となって、制御回路２０に導入され
る。制御回路２０では、第５図（１）の（、ｆ 、Ｑの
立上がりエツジと立下りエツジとで、それぞれ第５図の
０１ｉｌに示すようにスタート端数時間パルス（パルス
幅ΔＴ＋ ）とストップ端数時間パルス（パルス幅ΔＴ
２ ）を出カブる。また、ル１ノ御回路２０では、クロ
ック発生器４０からクロック信＠ｓ２を導入し、第６図
で説明したように、被測定信号（第６図（イ））の立上
がりエツジと立下りエツジの後に１するクロックＧｉ＠
Ｃｏ ｌ！：ＣＴＬ ノ＋！＋Ｊｒｚ、開放となるゲー
ト回路（図示せず）を有しており、このゲート回路を通
過するゲーティングクロック信号Ｓ４をカウンタ３０に
出力する。
する信号は、入力アンプ１０で波形整形され、第５図の
（１）のような信号となって、制御回路２０に導入され
る。制御回路２０では、第５図（１）の（、ｆ 、Ｑの
立上がりエツジと立下りエツジとで、それぞれ第５図の
０１ｉｌに示すようにスタート端数時間パルス（パルス
幅ΔＴ＋ ）とストップ端数時間パルス（パルス幅ΔＴ
２ ）を出カブる。また、ル１ノ御回路２０では、クロ
ック発生器４０からクロック信＠ｓ２を導入し、第６図
で説明したように、被測定信号（第６図（イ））の立上
がりエツジと立下りエツジの後に１するクロックＧｉ＠
Ｃｏ ｌ！：ＣＴＬ ノ＋！＋Ｊｒｚ、開放となるゲー
ト回路（図示せず）を有しており、このゲート回路を通
過するゲーティングクロック信号Ｓ４をカウンタ３０に
出力する。
このゲーティングクロックイｔ ＠ Ｓ４はカウンタ３
ｏで５１数（カウント数Ｎ）され、ぞの後プロセッサ６
０にて、（１）式で示ザＮＴｏの演算が施される。
ｏで５１数（カウント数Ｎ）され、ぞの後プロセッサ６
０にて、（１）式で示ザＮＴｏの演算が施される。
一方、端数時間測定回路５０では、第５図＜Ｉｆｆ）に
示す端数時間パルスを導入し、以下の＃７１作により端
数時間ΔＴ１と八Ｔ２の差に比例した信号を出力する。
示す端数時間パルスを導入し、以下の＃７１作により端
数時間ΔＴ１と八Ｔ２の差に比例した信号を出力する。
時間−電圧変換器１は、第５図ＯＶ）に示ずように、ス
タート端数時間パルスが印加される前は、その電圧値が
Ｏｖであるとする。スタート端数時間パルスが印加され
ると、そのパルス幅（ΔＴＩ）の１１間、例えば積分動
作を行い、パルス終了時の電圧値は−υ、となる。
タート端数時間パルスが印加される前は、その電圧値が
Ｏｖであるとする。スタート端数時間パルスが印加され
ると、そのパルス幅（ΔＴＩ）の１１間、例えば積分動
作を行い、パルス終了時の電圧値は−υ、となる。
次にこの電圧（−υ１）は、ＡＤ変換器５によりデジタ
ル値に変換され、信号Ｓ６としてプロセッサ６０に読込
まれる。プロセッサ６０では、このスタート端数時間パ
ルス幅（ΔＴ、）に応じた電圧（Ｕ＋）と逆極性の電圧
（Ｖ、）が時間−電圧変換器１の出力に発生するように
信号Ｓ７をＤＡ変換器７へ出力する。その結果、ＤＡ変
換器７で生じた電圧（ｖ＋ ）は、スイッチ９を介して
時間−電圧変換器１へ加えられる。従って、時間−電圧
変換器１では、その出力を第５図（酌のように電圧（−
υ１）から（ｖｌ）へ変える。
ル値に変換され、信号Ｓ６としてプロセッサ６０に読込
まれる。プロセッサ６０では、このスタート端数時間パ
ルス幅（ΔＴ、）に応じた電圧（Ｕ＋）と逆極性の電圧
（Ｖ、）が時間−電圧変換器１の出力に発生するように
信号Ｓ７をＤＡ変換器７へ出力する。その結果、ＤＡ変
換器７で生じた電圧（ｖ＋ ）は、スイッチ９を介して
時間−電圧変換器１へ加えられる。従って、時間−電圧
変換器１では、その出力を第５図（酌のように電圧（−
υ１）から（ｖｌ）へ変える。
このような状態で、次にストップ端数時間パルスが端子
ｐ１へ印加される。時間−電圧変換器１では、例えば積
分コンデンソを定電流■で放電し、結局２つの端数時間
の差（ΔＴ＋−ΔＴ２ ）に比例した電圧υ１−υ２−
ＩＪχを得る。
ｐ１へ印加される。時間−電圧変換器１では、例えば積
分コンデンソを定電流■で放電し、結局２つの端数時間
の差（ΔＴ＋−ΔＴ２ ）に比例した電圧υ１−υ２−
ＩＪχを得る。
これらの処理の後、基準パルスとして、クロック周期ｔ
０に同期した２ｔ、、ｔｏのパルス幅を持つパルスを制
御回路２０で発生させ、第１図の端数時間測定回路５０
へ加え、上述と同様な処理を行い電圧ｖｙを得る。
０に同期した２ｔ、、ｔｏのパルス幅を持つパルスを制
御回路２０で発生させ、第１図の端数時間測定回路５０
へ加え、上述と同様な処理を行い電圧ｖｙを得る。
以上の電圧υＩ＋ｌｊχ、ｖｙはＡＤ変換器５でデジタ
ル値に変換されブロヒッサ６０に読込まれ、次の演算を
施される。
ル値に変換されブロヒッサ６０に読込まれ、次の演算を
施される。
１Ｂ＝バイアス電流
Δυ０ ：オフセット電圧
従って、
Ｖχ−ｖ＋ １７２
−ｃ （Ｉ ｊ ａ ）ΔＴ１＋Δｖ０（ｃ （Ｉ
ｕｓ ）ΔＴ２＋Δｖｏ）＝７ｆ−（１１ａ ）
（ΔＴ−＋−ΔＴ２）（４）同様に υｙ ＝ｃ （Ｉ ｉ ｓ ） （２ｔ。
ｉｏ）ゆえに を求めることかできる。更に、プロセッナ６０では、カ
ウンタ３０からの信号とともに、（１）式で示す演等を
行なって被測定時間幅Ｔχを求めることができる。以上
のように、本発明の構成によれば、バイアス電流ｉ Ｂ
＋ オフセット電圧Δ１） Ｏ＋積分定電流Ｉ、積分
コンデンサＣの影響を除去することができる。
ｕｓ ）ΔＴ２＋Δｖｏ）＝７ｆ−（１１ａ ）
（ΔＴ−＋−ΔＴ２）（４）同様に υｙ ＝ｃ （Ｉ ｉ ｓ ） （２ｔ。
ｉｏ）ゆえに を求めることかできる。更に、プロセッナ６０では、カ
ウンタ３０からの信号とともに、（１）式で示す演等を
行なって被測定時間幅Ｔχを求めることができる。以上
のように、本発明の構成によれば、バイアス電流ｉ Ｂ
＋ オフセット電圧Δ１） Ｏ＋積分定電流Ｉ、積分
コンデンサＣの影響を除去することができる。
なお、ＤＡ変換器７とスイッチ９を用いて電圧（υ、）
を発生する際に、正確にこの値になっていないと誤差の
原因となる。そこで、処理の開始時にＤＡ変換器７に出
力し、その値を再びＡＤ変換濡５でデジタル信号に変換
し、その値を読むことでオフセット値を知り、補正をす
ることができる。
を発生する際に、正確にこの値になっていないと誤差の
原因となる。そこで、処理の開始時にＤＡ変換器７に出
力し、その値を再びＡＤ変換濡５でデジタル信号に変換
し、その値を読むことでオフセット値を知り、補正をす
ることができる。
第２図は本発明の要部である端数時間測定回路５０の別
の構成例を示したものである。同図において、第１図と
異なる所は、ＲＡＭ８を新たに段１プ、このＲＡＭ８へ
電圧（υ１）を発生させる手順をテーブル化してストア
さ往るようにした点である。
の構成例を示したものである。同図において、第１図と
異なる所は、ＲＡＭ８を新たに段１プ、このＲＡＭ８へ
電圧（υ１）を発生させる手順をテーブル化してストア
さ往るようにした点である。
即ち、第２図では、上記した補正処理を含めてテーブル
化し、これをストアさじることにより、電圧（υ１）を
発生させることができ、変換処理を高速化することがで
きる。
化し、これをストアさじることにより、電圧（υ１）を
発生させることができ、変換処理を高速化することがで
きる。
第３図は本発明の要部である端数時間測定回路５０の別
の構成例を示したものである。同図において、第１図と
異なる所は、ＡＤ変換器５の代りにコンパレータ４を設
け、これで時間−電圧変換器１からの信号とＤＡ変換ｅ
７ ｈＳ ｌうの信号とを比較し、プロセッサ６’Ｏ
により逐次比較方式でデジタル値へ変換するようにした
ちのである。このように構成すると、ΔＤ変換に時間を
要するが安価な構成となる。
の構成例を示したものである。同図において、第１図と
異なる所は、ＡＤ変換器５の代りにコンパレータ４を設
け、これで時間−電圧変換器１からの信号とＤＡ変換ｅ
７ ｈＳ ｌうの信号とを比較し、プロセッサ６’Ｏ
により逐次比較方式でデジタル値へ変換するようにした
ちのである。このように構成すると、ΔＤ変換に時間を
要するが安価な構成となる。
ハ、「本発明の効果」
以上述べたように、本発明によれば次の効果が得ｌうれ
る。
る。
■ 従来の装置は、拡大時間を必要とする。この時間は
、将来、Ａ［）変換器の動作速度が現在よりもつと速く
なったとしても、原理的に必要な時間であり、改善の余
地はない。
、将来、Ａ［）変換器の動作速度が現在よりもつと速く
なったとしても、原理的に必要な時間であり、改善の余
地はない。
一方、本発明に係る装置においては、端数時間を電圧に
変換しこれを直接ＡＤ変換し、その後、プロセッサ等で
演算するものであるが、ＡＤ変換器は、現在、フラッシ
ュ形ＡＤ１１挨器等、非常に高速のものがあり、このよ
うなことから本発明は動作原理的に従来手段より高速化
できるものである。従って、高速でかつリアルタイムで
時間幅の５１測を行なうことができる。
変換しこれを直接ＡＤ変換し、その後、プロセッサ等で
演算するものであるが、ＡＤ変換器は、現在、フラッシ
ュ形ＡＤ１１挨器等、非常に高速のものがあり、このよ
うなことから本発明は動作原理的に従来手段より高速化
できるものである。従って、高速でかつリアルタイムで
時間幅の５１測を行なうことができる。
■ 本発明では、スタート端数時間に相当する電圧を次
のストップ端数時間測定の初期値とすることにより、従
来では、２組の端数時間測定回路を必要としていたが、
本発明では、１１＃Ｊの＃４数時間測定回路で賄うこと
ができる。
のストップ端数時間測定の初期値とすることにより、従
来では、２組の端数時間測定回路を必要としていたが、
本発明では、１１＃Ｊの＃４数時間測定回路で賄うこと
ができる。
■ 従来では端数時間（ΔＴ１とΔＴ２）の口出を個別
に行い、ΔＴ ＋ −ΔＴ２を求めていたが、本発明で
は、これを（４）式のように１回の処理で行えるので高
速な処理を行なうことができる。また、（６）式のよう
にオフセット電圧の影響も除去することができる。
に行い、ΔＴ ＋ −ΔＴ２を求めていたが、本発明で
は、これを（４）式のように１回の処理で行えるので高
速な処理を行なうことができる。また、（６）式のよう
にオフセット電圧の影響も除去することができる。
第１図〜第３図は本発明の要部である端数時間測定回路
の構成例を示した図、第４図は本発明に係る時間計８１
１ＪｉｉＩＩＷのブロック図、第５図はタイムチャート
、第６図は一般的な時間幅の計測原理を示す図、第７図
はタイム・エキスパンション方式の動作を説明するため
の図である。 １・・・時間−電圧変換器、４・・・コンパレータ、５
・・・ＡＤ変換器、７・・・ＯＡ変換器、８・・・ＲＡ
Ｍ、９・・・スイッチ、１０・・・入力アンプ、２０・
・・制御回路、３０・・・カウンタ、４０・・・クロッ
ク発生器、５０・・・端数時間測定回路、６０・・・プ
ロセッナ。 第 １ 間 第 ２ 図 スイッチ 第３図 第 ４ 図
の構成例を示した図、第４図は本発明に係る時間計８１
１ＪｉｉＩＩＷのブロック図、第５図はタイムチャート
、第６図は一般的な時間幅の計測原理を示す図、第７図
はタイム・エキスパンション方式の動作を説明するため
の図である。 １・・・時間−電圧変換器、４・・・コンパレータ、５
・・・ＡＤ変換器、７・・・ＯＡ変換器、８・・・ＲＡ
Ｍ、９・・・スイッチ、１０・・・入力アンプ、２０・
・・制御回路、３０・・・カウンタ、４０・・・クロッ
ク発生器、５０・・・端数時間測定回路、６０・・・プ
ロセッナ。 第 １ 間 第 ２ 図 スイッチ 第３図 第 ４ 図
Claims (2)
- （１）被測定時間幅に対応した信号とクロック信号とを
導入し、所謂端数時間に相当するパルス幅の端数時間パ
ルス信号と、ゲーティングクロック信号とを出力するこ
とができる制御回路と、 このゲーティングクロック信号を計数するカウンタと、 演算処理を行なうプロセッサとを備え、カ ウンタの出力と所謂端数時間とから被測定時間幅を計測
する装置において、 パルス信号を導入し、この信号のパルス幅に応じて電圧
が変化する信号を出力する時間−電圧変換器と、 この時間−電圧変換器の出力をデジタル信号に変換する
ＡＤ変換器と、 前記プロセッサの制御により、ストップ端数時間パルス
幅を計測する際の初期値が、前のスタート端数時間パル
ス幅を計測した時の電圧と同値でかつ逆極性の電圧を時
間−電圧変換器で発生させるアナログ信号を時間−電圧
変換器へ出力するＤＡ変換器と、 からなる端数時間測定回路を備えたことを特徴とする時
間計測装置。 - （２）前記時間−電圧変換器にてクロック信号の周期に
相当する電圧値を得て、この値を用いて前記端数時間に
相当する電圧値のバイアス電流の補正を行なうようにし
た特許請求の範囲第１項記載の時間計測装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28628785A JPS62145187A (ja) | 1985-12-19 | 1985-12-19 | 時間計測装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28628785A JPS62145187A (ja) | 1985-12-19 | 1985-12-19 | 時間計測装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145187A true JPS62145187A (ja) | 1987-06-29 |
| JPH0455275B2 JPH0455275B2 (ja) | 1992-09-02 |
Family
ID=17702420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28628785A Granted JPS62145187A (ja) | 1985-12-19 | 1985-12-19 | 時間計測装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145187A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019191067A (ja) * | 2018-04-27 | 2019-10-31 | セイコーエプソン株式会社 | カウント値生成回路、物理量センサーモジュール及び構造物監視装置 |
-
1985
- 1985-12-19 JP JP28628785A patent/JPS62145187A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019191067A (ja) * | 2018-04-27 | 2019-10-31 | セイコーエプソン株式会社 | カウント値生成回路、物理量センサーモジュール及び構造物監視装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0455275B2 (ja) | 1992-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4112358A (en) | Digital frequency measuring device | |
| US3983481A (en) | Digital intervalometer | |
| JPH01502933A (ja) | 周波数カウント装置および方法 | |
| JPS6166971A (ja) | デジタル抵抗測定装置とその測定方法 | |
| JPH06347569A (ja) | 周波数逓倍回路及びパルス時間間隔測定装置 | |
| EP0277638B1 (en) | Successive period-to-voltage converting apparatus | |
| JPS62145187A (ja) | 時間計測装置 | |
| US3977484A (en) | Electronic scale apparatus with dead weight calculating means | |
| JP3271323B2 (ja) | 時間測定回路 | |
| JPS62144088A (ja) | 時間計測装置 | |
| JPS62294993A (ja) | 時間−電圧変換装置 | |
| JP3047264B2 (ja) | 時間計測装置 | |
| JP3015597B2 (ja) | オシロスコープの水平軸電子目盛りを校正する方法及び装置 | |
| JP2645374B2 (ja) | 位相差又は相対周波数偏差測定装置 | |
| JPH03261873A (ja) | 平均パルス巾測定回路 | |
| US10778162B1 (en) | Sensing analog signal through digital I/O pins | |
| Karnal et al. | A novel automatically synchronized ramp A/D converter | |
| US4110747A (en) | Apparatus for producing analog-to-digital conversions | |
| JPH0365821A (ja) | Ｄ／ａコンバータのグリッジ測定装置 | |
| JPS62148882A (ja) | 時間計測装置 | |
| JPH02196523A (ja) | Δς変調形ａ／ｄ変換器の試験回路 | |
| JPS584776B2 (ja) | デジタルハカリノゼロテンホセイホウホウ | |
| JPH0578795B2 (ja) | ||
| RU2091799C1 (ru) | Устройство число-импульсной линеаризации выходной характеристики датчика | |
| SU783987A1 (ru) | Прецизионный преобразователь напр жени в код |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |