JPS62131627A - サンプルアンドホ−ルド回路とその駆動方法 - Google Patents
サンプルアンドホ−ルド回路とその駆動方法Info
- Publication number
- JPS62131627A JPS62131627A JP60272110A JP27211085A JPS62131627A JP S62131627 A JPS62131627 A JP S62131627A JP 60272110 A JP60272110 A JP 60272110A JP 27211085 A JP27211085 A JP 27211085A JP S62131627 A JPS62131627 A JP S62131627A
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- JP
- Japan
- Prior art keywords
- mos switch
- switch
- sample
- turned
- gate
- Prior art date
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- Pending
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳアナログ・ディジタル変換器等の電子
回路に用いられるサンプルアンドホールド回路とその駆
動方法に間する。
回路に用いられるサンプルアンドホールド回路とその駆
動方法に間する。
（概 要）
本発明は、第一のＭＯＳスイッチと容量とを含むサンプ
ルアンドホールド回路とその駆動方法において、 上記第一のＭＯＳスイッチに並列に第二のＭＯＳスイッ
チを接続し、第二のＭＯＳスイッチとしてはそのサイズ
（ゲート幅）が第一のＭＯＳスイッチのサイズ（ゲート
幅）より小さいものを用い、かつ第一のＭＯＳスイッチ
の制御信号に対して第二のＭＯＳスイッチの制御信号を
遅延させることにより、 オフセント量を減少させたものである。
ルアンドホールド回路とその駆動方法において、 上記第一のＭＯＳスイッチに並列に第二のＭＯＳスイッ
チを接続し、第二のＭＯＳスイッチとしてはそのサイズ
（ゲート幅）が第一のＭＯＳスイッチのサイズ（ゲート
幅）より小さいものを用い、かつ第一のＭＯＳスイッチ
の制御信号に対して第二のＭＯＳスイッチの制御信号を
遅延させることにより、 オフセント量を減少させたものである。
第４図は従来のサンプルアンドホールド回路の一例を示
す回路図である。一端が入力端子１にゲートが制御端子
５に他端が出力端子２にそれぞれ接続されたＭＯＳスイ
ッチ６と、一端が基準電源端子３に他端が出力端子２に
それぞれ接続された容量４とを含んでいる。そして制御
信号５ａによりＭＯＳスイッチ６をオン状態にして、入
力端子１より入力された入力信号を容量４にサンプルし
、次に、ＭＯＳスイッチ６をオフ状態にして入力信号を
容量４にホールドする。
す回路図である。一端が入力端子１にゲートが制御端子
５に他端が出力端子２にそれぞれ接続されたＭＯＳスイ
ッチ６と、一端が基準電源端子３に他端が出力端子２に
それぞれ接続された容量４とを含んでいる。そして制御
信号５ａによりＭＯＳスイッチ６をオン状態にして、入
力端子１より入力された入力信号を容量４にサンプルし
、次に、ＭＯＳスイッチ６をオフ状態にして入力信号を
容量４にホールドする。
上述した従来のサンプルアンドホールド回路は、入カス
インチとしてＭＯＳスイッチを使用しているために、Ｍ
ＯＳスイッチをオフ状態にするときに、ゲート・ソース
間容量もしくはゲート・ドレイン間容量を通して電荷が
容量４に漏れ込む。これをＭＯＳスイッチのフィールド
スールと称するが、この現象のために余分な電荷が加算
され、出力端子２には出力として直流のオフセットが現
れる。ゲート・ソース間容量およびゲート・ドレイン間
容量はＭＯＳスイッチのサイズ（ゲート幅）に比例し、
ＭＯＳスイッチのオン抵抗に反比例する。したがって、
入力信号が低周波数信号の場合には、ＭＯＳスイッチの
サイズを小さくし、オフセット量を無視できるほど減ら
すことができるが、しかし高周波数信号の場合には、時
定数を小さくする必要からＭＯＳスイッチのサイズを大
きくしなければならないので、オフセント量が無視でき
ないほど大きくなる欠点があった。
インチとしてＭＯＳスイッチを使用しているために、Ｍ
ＯＳスイッチをオフ状態にするときに、ゲート・ソース
間容量もしくはゲート・ドレイン間容量を通して電荷が
容量４に漏れ込む。これをＭＯＳスイッチのフィールド
スールと称するが、この現象のために余分な電荷が加算
され、出力端子２には出力として直流のオフセットが現
れる。ゲート・ソース間容量およびゲート・ドレイン間
容量はＭＯＳスイッチのサイズ（ゲート幅）に比例し、
ＭＯＳスイッチのオン抵抗に反比例する。したがって、
入力信号が低周波数信号の場合には、ＭＯＳスイッチの
サイズを小さくし、オフセット量を無視できるほど減ら
すことができるが、しかし高周波数信号の場合には、時
定数を小さくする必要からＭＯＳスイッチのサイズを大
きくしなければならないので、オフセント量が無視でき
ないほど大きくなる欠点があった。
本発明の目的は、上記の欠点を除去することにより、オ
フセット量を軽減したサンプルアンドホールド回路とそ
の駆動方法を提供することにある。
フセット量を軽減したサンプルアンドホールド回路とそ
の駆動方法を提供することにある。
本発明のサンプルアンドホールド回路は、一端が入力端
子に、ゲートが第一の制御端子に、他端が出力端子にそ
れぞれ接続された第一のＭＯＳスイッチ（６，６ａ）と
、一端が基準電源端子に、他端が上記出力端子にそれぞ
れ接続された容量（４）とを含むサンプルアンドホール
ド回路において、ゲートが第二の制御端子に接続され両
端が上記第一のＭＯＳスイッチに並列に接続された第二
のＭＯＳスイッチ（８，８ａ）を設けたことを特徴とす
る。
子に、ゲートが第一の制御端子に、他端が出力端子にそ
れぞれ接続された第一のＭＯＳスイッチ（６，６ａ）と
、一端が基準電源端子に、他端が上記出力端子にそれぞ
れ接続された容量（４）とを含むサンプルアンドホール
ド回路において、ゲートが第二の制御端子に接続され両
端が上記第一のＭＯＳスイッチに並列に接続された第二
のＭＯＳスイッチ（８，８ａ）を設けたことを特徴とす
る。
また、本発明のサンプルアンドホールド回路は、第二の
ＭＯＳスイッチのサイズ（ゲート幅）が第一のＭＯＳス
イッチのサイズ（ゲート幅）より小さく設定することが
好ましい。
ＭＯＳスイッチのサイズ（ゲート幅）が第一のＭＯＳス
イッチのサイズ（ゲート幅）より小さく設定することが
好ましい。
本発明のサンプルアンドホールド回路の駆動方法は、上
記のサンプルアンドホールド回路の駆動方法において、
上記第一のＭＯＳスイッチの制御信号（５ａ）に対して
上記第二のＭＯＳスイッチの制御信号（７ａ）を遅延さ
せることを特徴とする。
記のサンプルアンドホールド回路の駆動方法において、
上記第一のＭＯＳスイッチの制御信号（５ａ）に対して
上記第二のＭＯＳスイッチの制御信号（７ａ）を遅延さ
せることを特徴とする。
本発明は、フィールドスルー象が現れるＭＯＳスイッチ
をオフ状態にするとき、第二のＭＯＳスイッチの制御信
号に遅延を持たせることにより、まずサイズ（ゲート幅
）の大きい第一のＭＯＳスイッチをオフ状態とする。こ
の状態においては未だ第二のＭＯＳスイッチがオン状態
にあるために、第一のＭＯＳスイッチのフィールドスル
ー現象により発生する余分な電荷は、容量には加算され
ずに直ちに入力信号源に抜けてしまい、オフセットを生
じることはない。次いで第二のＭＯＳスイッチがオフ状
態となりホールド状態となるが、この第二のＭＯＳスイ
ッチのサイズ（ゲート幅）が小さいので、発生するオフ
セット量を小さく押さえることが可能である。
をオフ状態にするとき、第二のＭＯＳスイッチの制御信
号に遅延を持たせることにより、まずサイズ（ゲート幅
）の大きい第一のＭＯＳスイッチをオフ状態とする。こ
の状態においては未だ第二のＭＯＳスイッチがオン状態
にあるために、第一のＭＯＳスイッチのフィールドスル
ー現象により発生する余分な電荷は、容量には加算され
ずに直ちに入力信号源に抜けてしまい、オフセットを生
じることはない。次いで第二のＭＯＳスイッチがオフ状
態となりホールド状態となるが、この第二のＭＯＳスイ
ッチのサイズ（ゲート幅）が小さいので、発生するオフ
セット量を小さく押さえることが可能である。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例示すブロック構成図である
。一端が入力端子１に、ゲートが第一の制御端子５に、
他端が出力端子２にそれぞれ接続された第一のＭＯＳス
イッチ６と、一端が基準電源端子３に、他端が上記出力
端子２にそれぞれ接続された容量４とゲートが第二の制
御端子７に接続され両端がＭＯＳスイッチ６に並列に接
続された第二のＭＯＳスイッチ８とを含んでいる。ここ
で、ＭＯＳスイッチ８のサイズ（ゲート幅）はＭＯＳス
イッチ６のサイズ（ゲート幅）よりも小さく設定される
。
。一端が入力端子１に、ゲートが第一の制御端子５に、
他端が出力端子２にそれぞれ接続された第一のＭＯＳス
イッチ６と、一端が基準電源端子３に、他端が上記出力
端子２にそれぞれ接続された容量４とゲートが第二の制
御端子７に接続され両端がＭＯＳスイッチ６に並列に接
続された第二のＭＯＳスイッチ８とを含んでいる。ここ
で、ＭＯＳスイッチ８のサイズ（ゲート幅）はＭＯＳス
イッチ６のサイズ（ゲート幅）よりも小さく設定される
。
次に、本実施例の駆動方法について第２図に示す動作タ
イミングチャートを参照して説明する。
イミングチャートを参照して説明する。
第２図は、第一の制御端子５に与える第一の制御信号５
ａと、第二の制御端子７に与える第二の制御信号７ａの
タイムチャートであり、制御信号７ａは制御信号５ａに
対して遅延が与えられている。
ａと、第二の制御端子７に与える第二の制御信号７ａの
タイムチャートであり、制御信号７ａは制御信号５ａに
対して遅延が与えられている。
動作は始めにサイズの大きなＭＯＳスイッチ６がオン状
態になり、サンプル動作を始め、次にサイズの小さなＭ
ＯＳスイッチ８がオン状態になり、サンプル動作に加わ
る。次に、十分容量４を充電し終わった時点で、最初に
サイズの大きなＭＯＳスイッチ６がオフ状態になる。こ
のときゲート・ドレイン容量もしくはゲート・ソース容
量を介して容量４に電荷が供給されるが、この電荷はＭ
ＯＳスイッチ８がまだオン状態であるので、ただちに入
力信号源に抜は余分な電荷は残らない。次にある遅延で
サイズの小さいＭＯＳスイッチ８がオフ状態になる。Ｍ
ＯＳスイッチ８から供給されるフィールドスルー電荷は
余分な電荷としてオフセットになるが、サイズが十分小
さければ無視できる量となる。
態になり、サンプル動作を始め、次にサイズの小さなＭ
ＯＳスイッチ８がオン状態になり、サンプル動作に加わ
る。次に、十分容量４を充電し終わった時点で、最初に
サイズの大きなＭＯＳスイッチ６がオフ状態になる。こ
のときゲート・ドレイン容量もしくはゲート・ソース容
量を介して容量４に電荷が供給されるが、この電荷はＭ
ＯＳスイッチ８がまだオン状態であるので、ただちに入
力信号源に抜は余分な電荷は残らない。次にある遅延で
サイズの小さいＭＯＳスイッチ８がオフ状態になる。Ｍ
ＯＳスイッチ８から供給されるフィールドスルー電荷は
余分な電荷としてオフセットになるが、サイズが十分小
さければ無視できる量となる。
第３図は本発明の第二実施例を示す回路図であり、ＭＯ
ＳスイッチとしてＣＭＯ３（相補型ＭＯ８）スイッチを
使用したものである。本実施例は、第１図のＭＯＳスイ
ッチ６および８の代わりにＭＯＳスイッチ６ａおよび８
ａを用いたものである。
ＳスイッチとしてＣＭＯ３（相補型ＭＯ８）スイッチを
使用したものである。本実施例は、第１図のＭＯＳスイ
ッチ６および８の代わりにＭＯＳスイッチ６ａおよび８
ａを用いたものである。
ここで、ＭＯＳスイッチ６ａは、入力が制御端子５に接
続されたインバータ９と、Ｎチャンネルトランジスタの
ゲートがインバータ９の出力に接続され、Ｐチャンネル
トランジスタのゲートが制御端子５に接続されたＣＭＯ
Ｓスイッチ１０とを含み、ＭＯＳスイッチ８ａは、入力
が制御端子７に接続されたインバーター１と、Ｎチャン
ネルトランジスタのゲートがインバーター１の出力に接
続され、Ｐチャンネルトランジスタのゲートが制御端子
７に接続されたＣＭＯＳスイッチ１２とを含んでいる。
続されたインバータ９と、Ｎチャンネルトランジスタの
ゲートがインバータ９の出力に接続され、Ｐチャンネル
トランジスタのゲートが制御端子５に接続されたＣＭＯ
Ｓスイッチ１０とを含み、ＭＯＳスイッチ８ａは、入力
が制御端子７に接続されたインバーター１と、Ｎチャン
ネルトランジスタのゲートがインバーター１の出力に接
続され、Ｐチャンネルトランジスタのゲートが制御端子
７に接続されたＣＭＯＳスイッチ１２とを含んでいる。
また、ＣＭＯＳスイッチ１２のサイズはＣＭＯＳスイッ
チ１０のサイズよりも小さく設定されている。
チ１０のサイズよりも小さく設定されている。
本実施例は第２図に示すように、制御信号５ａに対して
制御信号７ａに遅延を与える駆動方法により、第１図の
第一実施例と同様に動作する。
制御信号７ａに遅延を与える駆動方法により、第１図の
第一実施例と同様に動作する。
本発明の特徴は、第１図または第３図において、ＭＯＳ
スイッチ６または６ａに並列に接続されスイッチサイズ
がＭＯＳスイッチ６または６ａよりも小さいＭＯＳスイ
ッチ８または８ａを設け、制御信号５ａに対して制御信
号７ａに遅延を与えたことにある。
スイッチ６または６ａに並列に接続されスイッチサイズ
がＭＯＳスイッチ６または６ａよりも小さいＭＯＳスイ
ッチ８または８ａを設け、制御信号５ａに対して制御信
号７ａに遅延を与えたことにある。
以上説明したように、本発明は、入力のＭＯＳスイッチ
に並列に、サイズの小さいＭＯＳスイッチを付加し、そ
のスイッチの制御信号に遅延を与えることによって、Ｍ
ＯＳスイッチのフィールドスルーによる余分な電荷を減
らし、サンプルアンドホールド回路のオフセット量を減
らす効果がある。
に並列に、サイズの小さいＭＯＳスイッチを付加し、そ
のスイッチの制御信号に遅延を与えることによって、Ｍ
ＯＳスイッチのフィールドスルーによる余分な電荷を減
らし、サンプルアンドホールド回路のオフセット量を減
らす効果がある。
第１図は本発明の第一実施例を示す回路図。
第２図はその動作タイミングチャート。
第３図は本発明の第二実施例を示す回路図。
第４図は従来例を示す回路図。
１・・・入力端子、２・・・出力端子、３・・・基準電
源端子、４・・・容量、５．７・・・制御端子、５ａ、
７ａ・・・制御信号、６．６ａ１８．８ａ−ＭＯＳスイ
ッチ、９．１）・・・インバータ、１０．１２・・・Ｃ
ＭＯＳスイッチ。 第−実施例 第３図
源端子、４・・・容量、５．７・・・制御端子、５ａ、
７ａ・・・制御信号、６．６ａ１８．８ａ−ＭＯＳスイ
ッチ、９．１）・・・インバータ、１０．１２・・・Ｃ
ＭＯＳスイッチ。 第−実施例 第３図
Claims (3)
- （１）一端が入力端子に、ゲートが第一の制御端子に、
他端が出力端子にそれぞれ接続された第一のＭＯＳスイ
ッチ（６、６ａ）と、 一端が基準電源端子に、他端が上記出力端子にそれぞれ
接続された容量（４）と を含むサンプルアンドホールド回路において、ゲートが
第二の制御端子に接続され両端が上記第一のＭＯＳスイ
ッチに並列に接続された 第二のＭＯＳスイッチ（８、８ａ）を設けたことを特徴
とするサンプルアンドホールド回路。 - （２）第二のＭＯＳスイッチのサイズが第一のＭＯＳス
イッチのサイズより小さく設定された特許請求の範囲第
（１）項に記載のサンプルアンドホールド回路。 - （３）一端が入力端子に、ゲートが第一の制御端子に、
他端が出力端子にそれぞれ接続された第一のＭＯＳスイ
ッチと、一端が基準電源端子に、他端が上記出力端子に
それぞれ接続された容量とを含むサンプルアンドホール
ド回路を備え、ゲートが第二の制御端子に接続され両端
が上記第一のＭＯＳスイッチに並列に接続された第二の
ＭＯＳスイッチを設けたサンプルアンドホールド回路の
駆動方法において、 上記第一のＭＯＳスイッチの制御信号（５ａ）に対して
上記第二のＭＯＳスイッチの制御信号（７ａ）を遅延さ
せる ことを特徴とするサンプルアンドホールド回路の駆動方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60272110A JPS62131627A (ja) | 1985-12-03 | 1985-12-03 | サンプルアンドホ−ルド回路とその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60272110A JPS62131627A (ja) | 1985-12-03 | 1985-12-03 | サンプルアンドホ−ルド回路とその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62131627A true JPS62131627A (ja) | 1987-06-13 |
Family
ID=17509219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60272110A Pending JPS62131627A (ja) | 1985-12-03 | 1985-12-03 | サンプルアンドホ−ルド回路とその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62131627A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017195531A (ja) * | 2016-04-21 | 2017-10-26 | ローム株式会社 | スイッチトキャパシタ回路、δσａ／ｄコンバータ、ａ／ｄコンバータ集積回路 |
-
1985
- 1985-12-03 JP JP60272110A patent/JPS62131627A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017195531A (ja) * | 2016-04-21 | 2017-10-26 | ローム株式会社 | スイッチトキャパシタ回路、δσａ／ｄコンバータ、ａ／ｄコンバータ集積回路 |
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