JPS62130547A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62130547A JPS62130547A JP60271059A JP27105985A JPS62130547A JP S62130547 A JPS62130547 A JP S62130547A JP 60271059 A JP60271059 A JP 60271059A JP 27105985 A JP27105985 A JP 27105985A JP S62130547 A JPS62130547 A JP S62130547A
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- Japan
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- printed circuit
- thermal resistance
- semiconductor device
- plates
- cooling fin
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/074—Stacked arrangements of non-apertured devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Microelectronics & Electronic Packaging (AREA)
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- Computer Hardware Design (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の改良に関し、さらに詳しくは、
半導体装置の放熱部構成の改良に係るものである。
半導体装置の放熱部構成の改良に係るものである。
従来例によるこの種の放熱部構成をもつ半導体装置の概
要を第５図ないし第７図に示す。すなわち、第５図は同
上装置の断面図、第６図はその底面図、第７図はプリン
ト基板の組立て正面図であり、これらの各図において、
符号ｌは種々の半導体素子とか抵抗、その他の半導体基
板を基体とする電子部品、こ−ではトライアック２とそ
のケース２ａ、およびホトカップラ３などを搭載したプ
リント基板、４は外部回路との接続用端子、５は複数個
のプリント基板ｌを、個々に独立させた状態で定位置に
収納する収納ボックス、６はこの収納ボックス５の底面
に固定された着を兼ねる冷却フィン、７は各プリント基
板ｌを固定し、かつ搭載された電子部品からの発生熱を
伝達する充填材である。
要を第５図ないし第７図に示す。すなわち、第５図は同
上装置の断面図、第６図はその底面図、第７図はプリン
ト基板の組立て正面図であり、これらの各図において、
符号ｌは種々の半導体素子とか抵抗、その他の半導体基
板を基体とする電子部品、こ−ではトライアック２とそ
のケース２ａ、およびホトカップラ３などを搭載したプ
リント基板、４は外部回路との接続用端子、５は複数個
のプリント基板ｌを、個々に独立させた状態で定位置に
収納する収納ボックス、６はこの収納ボックス５の底面
に固定された着を兼ねる冷却フィン、７は各プリント基
板ｌを固定し、かつ搭載された電子部品からの発生熱を
伝達する充填材である。
また第８図はこの従来例装置を適用したソリッドステー
トリレー回路の結線図である。
トリレー回路の結線図である。
この第８図回路構成において、端子４ａから端子４ｂに
直流信号が印加されると、ホトカップラ３内のホトダイ
オード３ａに電流が流れて発光すると共に、その光をホ
トトライアック３ｂが受光して導通状態になる。そして
このホトトライアック３ｂの導通により、トライアック
２の点弧ゲートに慨弧電流が流れて導通し、端子４ｃ
、 ４ｄ間に接続されるところの１例えば電源、負荷回
路に電流を流し続ける。また端子４ａ、端子４ｂ間の直
流信号がなくなると、前記とは反対の動作でｔ流が断た
れることになる。
直流信号が印加されると、ホトカップラ３内のホトダイ
オード３ａに電流が流れて発光すると共に、その光をホ
トトライアック３ｂが受光して導通状態になる。そして
このホトトライアック３ｂの導通により、トライアック
２の点弧ゲートに慨弧電流が流れて導通し、端子４ｃ
、 ４ｄ間に接続されるところの１例えば電源、負荷回
路に電流を流し続ける。また端子４ａ、端子４ｂ間の直
流信号がなくなると、前記とは反対の動作でｔ流が断た
れることになる。
しかして、このソリッドステートリレー回路が動作状態
にあるとき、半導体素子、つまりご覧ではトライアック
２が導通状態のときには、自身を流れる電流によって発
熱し、この発熱は周辺の放熱体を通して放熱されるが、
このときの熱抵抗と発熱量との積が素子自体の上昇温度
となる。
にあるとき、半導体素子、つまりご覧ではトライアック
２が導通状態のときには、自身を流れる電流によって発
熱し、この発熱は周辺の放熱体を通して放熱されるが、
このときの熱抵抗と発熱量との積が素子自体の上昇温度
となる。
第９図には、前記従来例での装置構成の１半導体７も子
のみの場合の、簡略化された熱等価回路を示しである。
のみの場合の、簡略化された熱等価回路を示しである。
こ−でも同図中、符号↑」は半導体素子の接合部温度、
Ｔａは周囲温度を表わしており、またＲｔｈ（ｊ−ｃ）
はトライアック２とケース２ａ間の熱抵抗、Ｒｔｈ（ｃ
−ｚ）はケース２ａとプリント基板１間の熱抵抗、Ｒｔ
ｈ（ｚ−ｚ）はケース２ａに接するプリント基板１部と
冷却フィン６に接する部分との熱抵抗、Ｒｔｈ（ｚ−ｆ
）はプリント基板１と冷却フィン６間の熱抵抗、Ｒｔｈ
（ｆ−ａ）は冷却フィン６と周囲空気間の熱抵抗、Ｒｔ
ｈ（ｃ−ａ）はケース２ａから充填材７．冷却フィン６
と周囲空気間の熱抵抗である。
Ｔａは周囲温度を表わしており、またＲｔｈ（ｊ−ｃ）
はトライアック２とケース２ａ間の熱抵抗、Ｒｔｈ（ｃ
−ｚ）はケース２ａとプリント基板１間の熱抵抗、Ｒｔ
ｈ（ｚ−ｚ）はケース２ａに接するプリント基板１部と
冷却フィン６に接する部分との熱抵抗、Ｒｔｈ（ｚ−ｆ
）はプリント基板１と冷却フィン６間の熱抵抗、Ｒｔｈ
（ｆ−ａ）は冷却フィン６と周囲空気間の熱抵抗、Ｒｔ
ｈ（ｃ−ａ）はケース２ａから充填材７．冷却フィン６
と周囲空気間の熱抵抗である。
そしてこの第９図においては、半導体素子からの発熱が
、熱抵抗Ｒｔｈ（ｊ−ｃ）を通り、一方では熱抵抗Ｒｔ
ｈ（ｃ−ｚ） 、Ｒｔｈ（ｚ−ｚ） 、Ｒｔｈ（ｚ−ｆ
）、Ｒｔｈ（ｆ−ａ）を、他方では熱抵抗Ｒｔｈ（ｃ−
ａ）をそれぞれに経て、外部に放熱されることを等測的
に表わしていて、またこの場合、プリント基板ｌは一般
に絶縁体からなるために、その熱抵抗Ｒｔｈ（ｚ−ｚ）
は比較的大きな値をとる。
、熱抵抗Ｒｔｈ（ｊ−ｃ）を通り、一方では熱抵抗Ｒｔ
ｈ（ｃ−ｚ） 、Ｒｔｈ（ｚ−ｚ） 、Ｒｔｈ（ｚ−ｆ
）、Ｒｔｈ（ｆ−ａ）を、他方では熱抵抗Ｒｔｈ（ｃ−
ａ）をそれぞれに経て、外部に放熱されることを等測的
に表わしていて、またこの場合、プリント基板ｌは一般
に絶縁体からなるために、その熱抵抗Ｒｔｈ（ｚ−ｚ）
は比較的大きな値をとる。
このように従来例によるこの種の半導体装置では、それ
ぞれに半導体素子を搭載した複数個のプリント基板１を
、個々に独立させた状態で、単に収納ボックス５内の定
位置に収納保持させたＣけの構成であって、熱抵抗が比
較的高く、それぞれの半導体素子の温度上昇が大きくな
るため、各半導体素子自体の′ｉ￥流容量を下げて使用
するとか、収納ポ・ンクス５内での各プリント基板ｌの
収納間隔を大きくとるなどの配慮が必要であり、装置収
納ボックスの大型化を招き、ないしは装置の収納ボック
ス内への収納個数が制限されるなどの問題【飄を有する
ものであった。
ぞれに半導体素子を搭載した複数個のプリント基板１を
、個々に独立させた状態で、単に収納ボックス５内の定
位置に収納保持させたＣけの構成であって、熱抵抗が比
較的高く、それぞれの半導体素子の温度上昇が大きくな
るため、各半導体素子自体の′ｉ￥流容量を下げて使用
するとか、収納ポ・ンクス５内での各プリント基板ｌの
収納間隔を大きくとるなどの配慮が必要であり、装置収
納ボックスの大型化を招き、ないしは装置の収納ボック
ス内への収納個数が制限されるなどの問題【飄を有する
ものであった。
この発明は従来のこのような実情に鑑み、装置構成の熱
抵抗を下げることによって、装置全体の小型化を図った
半導体装置を得ようとするものである。
抵抗を下げることによって、装置全体の小型化を図った
半導体装置を得ようとするものである。
この発明に係る半導体装置は、収納ボックスに装ｒ１さ
れるところの、蓋を兼ねる冷却フィンに対して、複数の
取付は板を一体、もしくは一体的に突設させ、これらの
各取付は板に各プリント基板を取付けるようにしたもの
である。
れるところの、蓋を兼ねる冷却フィンに対して、複数の
取付は板を一体、もしくは一体的に突設させ、これらの
各取付は板に各プリント基板を取付けるようにしたもの
である。
従ってこの発明装置においては、冷却フィンに一体的に
突設された複数の取付は板に、それぞれの各プリンｌ−
店板奢取付けるようにしたので、各プリントノＮ板に搭
載された半導体素子からの発熱は、執抵抗の小さい取付
は板を通して冷却フィンに伝熱され、効率的な放熱作用
が果されて、同半導体素子の温度、上昇を抑制できるの
であり、このため結果的には、収納ボックスの単位内容
積邑りのプリント基板の収納個数を増すこと、ひいては
装置全体の小型化を達成し得るのである。
突設された複数の取付は板に、それぞれの各プリンｌ−
店板奢取付けるようにしたので、各プリントノＮ板に搭
載された半導体素子からの発熱は、執抵抗の小さい取付
は板を通して冷却フィンに伝熱され、効率的な放熱作用
が果されて、同半導体素子の温度、上昇を抑制できるの
であり、このため結果的には、収納ボックスの単位内容
積邑りのプリント基板の収納個数を増すこと、ひいては
装置全体の小型化を達成し得るのである。
以下この発明に係る半導体装置の一実施例につき、第１
図ないし第４図を参照して詳細に説明する。
図ないし第４図を参照して詳細に説明する。
第１図はこの発明の一実施例を適用した半導体装置の概
要構成を、前記第５図に対応して表わした断面図、第２
図（ａ）、（ｂ）は同上冷却フィンの一実施例を取出し
て示す正面図、底面図である。この第１図実施例におい
て前記第５図従来例と同一符号は同一または相＊部分を
示しており、この実施例においては、第２図（ａ）、（
ｂ）からも明らかなように、前記収納ポンクス５の底部
に装置されるところの、蓋を兼ねる冷却フィン６に対応
して。
要構成を、前記第５図に対応して表わした断面図、第２
図（ａ）、（ｂ）は同上冷却フィンの一実施例を取出し
て示す正面図、底面図である。この第１図実施例におい
て前記第５図従来例と同一符号は同一または相＊部分を
示しており、この実施例においては、第２図（ａ）、（
ｂ）からも明らかなように、前記収納ポンクス５の底部
に装置されるところの、蓋を兼ねる冷却フィン６に対応
して。
同様な冷却フィン８に対して、複数の取付は板８ａを一
体に突設させ、これらの各取付は板８ａに、各プリント
基板１を適宜公知手段で取付は接合させたものである。
体に突設させ、これらの各取付は板８ａに、各プリント
基板１を適宜公知手段で取付は接合させたものである。
またこの第２図（ａ）、（ｂ）実施例では、冷却フィン
８に複数の取付は板８ａを一体に突設させるようにして
いるが、第３図に示す他の実施例でのように、冷却フィ
ン８と複数の取付は板８ｂとを各別に形成し、これらの
両者を接着あるいは溶接などによって、接合部８ｃの熱
抵抗が小ざくなるように一体的に接合させても良い。
８に複数の取付は板８ａを一体に突設させるようにして
いるが、第３図に示す他の実施例でのように、冷却フィ
ン８と複数の取付は板８ｂとを各別に形成し、これらの
両者を接着あるいは溶接などによって、接合部８ｃの熱
抵抗が小ざくなるように一体的に接合させても良い。
しかしてこれらの各実施例構成においても、装置の作動
は前記従来例構成の場合と全く同様になされるが、冷却
フィン８に対して、一体に突設された各取付は板８ａ、
もしくは一体的に突設された各数句は板８ｂに、各プリ
ント基板１を取付は接合させであるために、熱抵抗が効
果的、かつ十分に改善されることになり、これらの各プ
リント基板１に搭載された半導体素子、こ＼ではトライ
アック２からの発熱を５それぞれにこれらの各取付は板
８ａ 、 ８ｂを通し、より一層良好、かつ速やかに伝
熱させて外部へ放熱できるのである。
は前記従来例構成の場合と全く同様になされるが、冷却
フィン８に対して、一体に突設された各取付は板８ａ、
もしくは一体的に突設された各数句は板８ｂに、各プリ
ント基板１を取付は接合させであるために、熱抵抗が効
果的、かつ十分に改善されることになり、これらの各プ
リント基板１に搭載された半導体素子、こ＼ではトライ
アック２からの発熱を５それぞれにこれらの各取付は板
８ａ 、 ８ｂを通し、より一層良好、かつ速やかに伝
熱させて外部へ放熱できるのである。
そして第４図には、この実施例による装置構成の、 ＋
ｉ？ｊ記第９同第９図させた熱等価回路を示しである。
ｉ？ｊ記第９同第９図させた熱等価回路を示しである。
こ−でもこれらの各図中、同一符号は同一または相当部
分を示しており、Ｒｔｈ（Ｃ−２）はケース２ａとプリ
ント７、Ｈ板１間の熱抵抗、Ｒｔｈ（ｚ−ｆ）はプリン
ト基板ｌと冷却フィン８間の熱抵抗、Ｒｔｈ（ｆ−ａ）
は冷却フィン６と周囲空気間の熱抵抗であって、またこ
の場合、各取付は板８ａあるいは８ｂから冷却フィン８
までの熱抵抗については、これらを熱伝導率の高い材質
で形成させることにより、これを殆んど無視できる。
分を示しており、Ｒｔｈ（Ｃ−２）はケース２ａとプリ
ント７、Ｈ板１間の熱抵抗、Ｒｔｈ（ｚ−ｆ）はプリン
ト基板ｌと冷却フィン８間の熱抵抗、Ｒｔｈ（ｆ−ａ）
は冷却フィン６と周囲空気間の熱抵抗であって、またこ
の場合、各取付は板８ａあるいは８ｂから冷却フィン８
までの熱抵抗については、これらを熱伝導率の高い材質
で形成させることにより、これを殆んど無視できる。
そしてこの第４図においては、半導体素子からの発熱が
、熱抵抗Ｒｔｈ（ｊ−ｃ）を通り、一方では熱抵抗Ｒｔ
ｈ（ｃ−ｚ） 、Ｒｔｈ（ｚ−ｆ）、Ｒｔｈ（ｆ−ａ）
を、他方では熱抵抗Ｒｔｈ（ｃ−ａ）をそれぞれに経て
、外部に放熱されることになるが、実際的には、その発
熱の殆んど全てが、より熱抵抗の小さい前者ラインを通
して放熱され、結果的に装置全体の熱抵抗を小さくし得
るのである。
、熱抵抗Ｒｔｈ（ｊ−ｃ）を通り、一方では熱抵抗Ｒｔ
ｈ（ｃ−ｚ） 、Ｒｔｈ（ｚ−ｆ）、Ｒｔｈ（ｆ−ａ）
を、他方では熱抵抗Ｒｔｈ（ｃ−ａ）をそれぞれに経て
、外部に放熱されることになるが、実際的には、その発
熱の殆んど全てが、より熱抵抗の小さい前者ラインを通
して放熱され、結果的に装置全体の熱抵抗を小さくし得
るのである。
なお、前記各実施例においては、ソリッドステートリレ
ー回路を構成する半導体装置について述へたが、その他
の動作発生熱を伴なう半導体素子をプリント基板上に搭
載する半導体装置であっても、また１つのプリントｇ板
上に動作発生熱を伴なう複数の半導体素子を搭載した場
合にも、この発明を同様に適用できて、同様な作用、効
果を得られることは勿論であるや 〔発明の効果〕 以上詳述したようにこの発明装置によれば、装置を構成
している収納ボックスに装着されるところの、蓋を兼ね
る冷却フィンに一体、もしくは一体的に突設された複数
の取付は板に対し、それぞれの各プリント基板を取付は
接合させて、放熱作用を得るようにしたので、各プリン
ト基板に搭載された半導体素子からの発熱が、熱抵抗の
小さい取付は板を通して冷却フィンに良好に伝熱される
ことになり、こ＼に高効率的な放熱作用が果されて、各
半導体素子の温度上昇を抑制でき、かつこのために各半
導体素子を電流容量一杯で使用できると共に、結果的に
は、収納ボックスへのプリント基板の収納個数増加が可
能になり、ひいては装置全体の小型化を達成し得られ、
しかも構造自体も筒中で容易に実施できるなどの優れた
特長を有するものである。
ー回路を構成する半導体装置について述へたが、その他
の動作発生熱を伴なう半導体素子をプリント基板上に搭
載する半導体装置であっても、また１つのプリントｇ板
上に動作発生熱を伴なう複数の半導体素子を搭載した場
合にも、この発明を同様に適用できて、同様な作用、効
果を得られることは勿論であるや 〔発明の効果〕 以上詳述したようにこの発明装置によれば、装置を構成
している収納ボックスに装着されるところの、蓋を兼ね
る冷却フィンに一体、もしくは一体的に突設された複数
の取付は板に対し、それぞれの各プリント基板を取付は
接合させて、放熱作用を得るようにしたので、各プリン
ト基板に搭載された半導体素子からの発熱が、熱抵抗の
小さい取付は板を通して冷却フィンに良好に伝熱される
ことになり、こ＼に高効率的な放熱作用が果されて、各
半導体素子の温度上昇を抑制でき、かつこのために各半
導体素子を電流容量一杯で使用できると共に、結果的に
は、収納ボックスへのプリント基板の収納個数増加が可
能になり、ひいては装置全体の小型化を達成し得られ、
しかも構造自体も筒中で容易に実施できるなどの優れた
特長を有するものである。
第１図はこの発明の一実施例を適用した半導体装置の概
要構成を示す断面図、第２図（ａ）、（ｂ）および第３
図は同上冷却フィンの一実施例を示す正面図、底面図お
よび他の実施例を示す正面図、第４図は同Ｆ熱等価回路
を示す説明図であり、また第５図、第６図は同上従来例
による半導体装置の概髪構成を示す断面図、底面図、第
７図は同上プリント基板の正面図、第８図は同上従来例
装置を適用したソリッドステートリレー回路の結線図、
第９図は同七熱等価回路を示す説明図である。 １・・・・プリント基板、２・・・・トライアック、３
・・・・ホトカンプラ、４・・・・外部回路との接続用
端子、５・・・・収納ボックス、６および８・・・・収
納ボックスの蓋を兼ねる冷却フィン、８ａ、８ｂ・・・
・冷却フィンに一体、または一体的に設けられた取付は
板、７・・・・充填材。 代理人 大 岩 増 雄 ８ｂ ：；＋即フイ／ｌ：−イ埠ζｊｔ１１；多丈グ＞
オＸれ―可芝イす゛Ｌネ２〔第４図 第６図 第７図 第８図 ｈ 第９図 昭ｆ１１ 硬 翁９ 日 持許庁長宮殿 １、事件の表示 特願昭 ６０−２７１０５９号２
、発明の名称 半導体装置 ３、補正をする者 代表者 志 岐 守 哉 ４、代理人 ５、補正の対象 （１） 明細書の発明の詳細な説明の欄６、補正の内
容 （１）明細書３頁１９行のｒＲｔｈ（Ｚ−Ｚ）ＪをｒＲ
ｔｈ （Ｚ−Ｚ ’）Ｊと補正する。 （２）同書４頁７行のｒＲｔｈ（Ｚ−Ｚ）ＪをｒＲｔｈ
。 （Ｚ−Ｚ’）Ｊと補正する。 （３）同書４頁１１行のｒＲｔｈ（Ｚ−Ｚ）Ｊを［Ｒｔ
ｈ（Ｚ−Ｚ’）Ｊと補正する。 （４）同書１０頁９〜１０行の「正面図」を「正面断面
図」と補正する。 （５）同書ｌＯ頁ｌＯ行の「正面図」を「正面断面図」
と補正する。 （６）図面の第２図、第３図、第４図および第９図を別
紙のとおり補正する。 以上 第１−図
要構成を示す断面図、第２図（ａ）、（ｂ）および第３
図は同上冷却フィンの一実施例を示す正面図、底面図お
よび他の実施例を示す正面図、第４図は同Ｆ熱等価回路
を示す説明図であり、また第５図、第６図は同上従来例
による半導体装置の概髪構成を示す断面図、底面図、第
７図は同上プリント基板の正面図、第８図は同上従来例
装置を適用したソリッドステートリレー回路の結線図、
第９図は同七熱等価回路を示す説明図である。 １・・・・プリント基板、２・・・・トライアック、３
・・・・ホトカンプラ、４・・・・外部回路との接続用
端子、５・・・・収納ボックス、６および８・・・・収
納ボックスの蓋を兼ねる冷却フィン、８ａ、８ｂ・・・
・冷却フィンに一体、または一体的に設けられた取付は
板、７・・・・充填材。 代理人 大 岩 増 雄 ８ｂ ：；＋即フイ／ｌ：−イ埠ζｊｔ１１；多丈グ＞
オＸれ―可芝イす゛Ｌネ２〔第４図 第６図 第７図 第８図 ｈ 第９図 昭ｆ１１ 硬 翁９ 日 持許庁長宮殿 １、事件の表示 特願昭 ６０−２７１０５９号２
、発明の名称 半導体装置 ３、補正をする者 代表者 志 岐 守 哉 ４、代理人 ５、補正の対象 （１） 明細書の発明の詳細な説明の欄６、補正の内
容 （１）明細書３頁１９行のｒＲｔｈ（Ｚ−Ｚ）ＪをｒＲ
ｔｈ （Ｚ−Ｚ ’）Ｊと補正する。 （２）同書４頁７行のｒＲｔｈ（Ｚ−Ｚ）ＪをｒＲｔｈ
。 （Ｚ−Ｚ’）Ｊと補正する。 （３）同書４頁１１行のｒＲｔｈ（Ｚ−Ｚ）Ｊを［Ｒｔ
ｈ（Ｚ−Ｚ’）Ｊと補正する。 （４）同書１０頁９〜１０行の「正面図」を「正面断面
図」と補正する。 （５）同書ｌＯ頁ｌＯ行の「正面図」を「正面断面図」
と補正する。 （６）図面の第２図、第３図、第４図および第９図を別
紙のとおり補正する。 以上 第１−図
Claims (1)
- 半導体素子を含む電子部品を搭載したプリント基板と、
このプリント基板の複数個を収納する収納ボックス、お
よび蓋を兼ねる冷却フィンとを有し、充填物の充填によ
つて各プリント基板を保持させた半導体装置において、
前記冷却フィンには複数の取付け板を一体的に突設させ
、これらの各取付け板に前記各プリント基板を取付けて
構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271059A JPS62130547A (ja) | 1985-12-02 | 1985-12-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271059A JPS62130547A (ja) | 1985-12-02 | 1985-12-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62130547A true JPS62130547A (ja) | 1987-06-12 |
Family
ID=17494827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271059A Pending JPS62130547A (ja) | 1985-12-02 | 1985-12-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62130547A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239199A (en) * | 1991-01-14 | 1993-08-24 | Texas Instruments Incorporated | Vertical lead-on-chip package |
| US7476966B2 (en) | 2005-03-09 | 2009-01-13 | Mitsubushi Denki Kabushiki Kaisha | Semiconductor module |
| JP2013058809A (ja) * | 2012-12-26 | 2013-03-28 | Mitsubishi Electric Corp | 半導体装置モジュール |
| US8610263B2 (en) | 2010-01-27 | 2013-12-17 | Mitsubishi Electric Corporation | Semiconductor device module |
-
1985
- 1985-12-02 JP JP60271059A patent/JPS62130547A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239199A (en) * | 1991-01-14 | 1993-08-24 | Texas Instruments Incorporated | Vertical lead-on-chip package |
| US7476966B2 (en) | 2005-03-09 | 2009-01-13 | Mitsubushi Denki Kabushiki Kaisha | Semiconductor module |
| US8610263B2 (en) | 2010-01-27 | 2013-12-17 | Mitsubishi Electric Corporation | Semiconductor device module |
| JP2013058809A (ja) * | 2012-12-26 | 2013-03-28 | Mitsubishi Electric Corp | 半導体装置モジュール |
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