JPS621268A - ヘテロ接合バイポ−ラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポ−ラトランジスタの製造方法Info
- Publication number
- JPS621268A JPS621268A JP13978285A JP13978285A JPS621268A JP S621268 A JPS621268 A JP S621268A JP 13978285 A JP13978285 A JP 13978285A JP 13978285 A JP13978285 A JP 13978285A JP S621268 A JPS621268 A JP S621268A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gaas
- gaas layer
- base
- extraction region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はへテロ接合バイポーラトランジスタ（Ｈｅｔｅ
ｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎ
ｓｉｓｔｏｒ 、 ＨＢＴ）の製造方法に関する。
ｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎ
ｓｉｓｔｏｒ 、 ＨＢＴ）の製造方法に関する。
本発明は、ヘテロ接合バイポーラトランジスタの製造方
法において、コレクタ、ベース及ヒエミッタを構成する
半導体層のうちのベース取出し領域形成部をエツチング
除去し、この除去部分に半導体層をエピタキシャル成長
させることに よ リベース取出し領域を形成すること
によって、コレクタ、ベース及びエミッタを構成する半
導体層に悪影響を与えることなくしかも容易にベース取
出し領域を形成することができるよ５Ｉこしたものでる
る。
法において、コレクタ、ベース及ヒエミッタを構成する
半導体層のうちのベース取出し領域形成部をエツチング
除去し、この除去部分に半導体層をエピタキシャル成長
させることに よ リベース取出し領域を形成すること
によって、コレクタ、ベース及びエミッタを構成する半
導体層に悪影響を与えることなくしかも容易にベース取
出し領域を形成することができるよ５Ｉこしたものでる
る。
従来、例えばＡＡｒＧａＡｓ −ＧａＡｓ系のＨＢＴに
おいては、次のような方法によりベースのコンタクトを
とっている。
おいては、次のような方法によりベースのコンタクトを
とっている。
第１の方法では、第２図に示すよう？ζ、図示省略した
半絶縁性ＧａＡｓ基板上ｌζコレクタ、を構成するｎ−
ＧａＡｓ層１、ベースを構成するｐ−ＧａＡｓ層２及び
エミッタを構成するｎ−ＡＪＧａＡｓ層３を分子線エピ
タキシャル法（ＭＢＢ法）ｌこよってノ顯次形成し、次
いでＡＡ！ＧａＡｓとＧａＡｓとの組成の差を利用した
選択エツチングによりｎ−、ＭＧａＡｓ層３をメナエッ
チングしてエミッタを形成すると共に、ｐ−ＧａＡｓ層
２を部分的に露出させ、この露出され２ ｐ−ＧａＡｓ
層２上にベースのオーミック＃ｔｆｆ１４８形成してい
る。
半絶縁性ＧａＡｓ基板上ｌζコレクタ、を構成するｎ−
ＧａＡｓ層１、ベースを構成するｐ−ＧａＡｓ層２及び
エミッタを構成するｎ−ＡＪＧａＡｓ層３を分子線エピ
タキシャル法（ＭＢＢ法）ｌこよってノ顯次形成し、次
いでＡＡ！ＧａＡｓとＧａＡｓとの組成の差を利用した
選択エツチングによりｎ−、ＭＧａＡｓ層３をメナエッ
チングしてエミッタを形成すると共に、ｐ−ＧａＡｓ層
２を部分的に露出させ、この露出され２ ｐ−ＧａＡｓ
層２上にベースのオーミック＃ｔｆｆ１４８形成してい
る。
で
第２の方緩−１第３図に示すように、＠１の方法と同様
にしてｎ−ＧａＡｓ層１ ｓ ｐ−ＧａＡｓ層２及び
ｎ−／ｕＧａＡｓ層３を形成し次後ｓｐ’ｌｌｌ不純物
（アク七ブタ−）を拡散させることによりｓ ｐ−ｏ
ａｔｓ層２ζζ迄至るｐ層から成るベース取出し領域（
ｅｘｔｒｉｎｓｉｃｂａｓｅ） ５を形成し、次いでベ
ースのオーミック電極４及びエミッタのオーミック電極
６を形成している。
にしてｎ−ＧａＡｓ層１ ｓ ｐ−ＧａＡｓ層２及び
ｎ−／ｕＧａＡｓ層３を形成し次後ｓｐ’ｌｌｌ不純物
（アク七ブタ−）を拡散させることによりｓ ｐ−ｏ
ａｔｓ層２ζζ迄至るｐ層から成るベース取出し領域（
ｅｘｔｒｉｎｓｉｃｂａｓｅ） ５を形成し、次いでベ
ースのオーミック電極４及びエミッタのオーミック電極
６を形成している。
第３の方法では、第２の方法Ｉζおいてｐ型不純物を拡
散式せる代わりに、ｐ型不純物をイオン注入し、次いで
８００〜９００Ｃの温度でアニールを行うことにより、
８ｆＩ４図に示すように、ｐ層′から成るベース取出し
領１２Ｊ！５を形成している。
散式せる代わりに、ｐ型不純物をイオン注入し、次いで
８００〜９００Ｃの温度でアニールを行うことにより、
８ｆＩ４図に示すように、ｐ層′から成るベース取出し
領１２Ｊ！５を形成している。
〔発明が解決しようとするｙｌｌｌＪ題点〕しかしなが
ら、上述の第１の方法では、 ｋｌＧａんＳとＧａＡｓ
との組成の差を利用し比選択エツチングは、エミッター
ベースの組成を徐々に変化させる（ｇｒａｄｉｎｇ）場
合には使えなｉという欠点がある。まｔ第２の方法は、
実際に用いる深さく〜３０００Ａ）だけｐ型不純物を拡
散させるには時間がかかるため、不純物を拡散させてい
る閣ｉこ、ＭＢＢ−こより形成し−ｚ ｎ−（ＪａＡｓ
層１、ｐ−ＧａＡｓ層２及びｎ−ＡｌＧａＡｓ層３から
成る構造が壊れてしまうという欠点がある。ざらに＠３
の方法は、上述と同様の深さく〜３Ｇ００Ａ）迄ｐ型不
純物をイオン注入する場合Ｉこは、用いることのできる
不純物はＢｅ等の軽いイオン橿に限られてしまうのみな
らず、アニールの際にＭＢＥにより形成し次構造が壊れ
てしまう可能性がめるという欠点がるる。
ら、上述の第１の方法では、 ｋｌＧａんＳとＧａＡｓ
との組成の差を利用し比選択エツチングは、エミッター
ベースの組成を徐々に変化させる（ｇｒａｄｉｎｇ）場
合には使えなｉという欠点がある。まｔ第２の方法は、
実際に用いる深さく〜３０００Ａ）だけｐ型不純物を拡
散させるには時間がかかるため、不純物を拡散させてい
る閣ｉこ、ＭＢＢ−こより形成し−ｚ ｎ−（ＪａＡｓ
層１、ｐ−ＧａＡｓ層２及びｎ−ＡｌＧａＡｓ層３から
成る構造が壊れてしまうという欠点がある。ざらに＠３
の方法は、上述と同様の深さく〜３Ｇ００Ａ）迄ｐ型不
純物をイオン注入する場合Ｉこは、用いることのできる
不純物はＢｅ等の軽いイオン橿に限られてしまうのみな
らず、アニールの際にＭＢＥにより形成し次構造が壊れ
てしまう可能性がめるという欠点がるる。
本発明は、従来技術が有する上述のような欠点を一挙ζ
ζ是正し次へテロ接合バイポーラトランジスタの製造方
法を提供することを目的とする。
ζ是正し次へテロ接合バイポーラトランジスタの製造方
法を提供することを目的とする。
本発明に係るヘテロ接合バイポーラトランジス層７、ｎ
−ＡｌＧａＡｓ層３及びｎ”−ＧａＡｓ層８）８形成１
次いでこれらの半導体層のうちのベース取出し領域形成
部をエツチング除去しｔ後、この除去部分に所定の半導
体層（同えばｐ層−ＧａＡｓ層）８エピタキシヤル成長
させることにより上記ベース取出し領域（例えばベース
取出し領域５）を形成するようにしている。
−ＡｌＧａＡｓ層３及びｎ”−ＧａＡｓ層８）８形成１
次いでこれらの半導体層のうちのベース取出し領域形成
部をエツチング除去しｔ後、この除去部分に所定の半導
体層（同えばｐ層−ＧａＡｓ層）８エピタキシヤル成長
させることにより上記ベース取出し領域（例えばベース
取出し領域５）を形成するようにしている。
〔実７ＩｌＩ例〕
以下本発明に係るヘテロ接合バイポーラトランジスタの
製造方法の一実ｍ列につき説明する。
製造方法の一実ｍ列につき説明する。
第１Ａ図に示すように、まず列えは図示省略した半絶縁
性ＧａＡｓ基板上にＭＢＥ法によ）、コレクタを構成す
るｎ−ＧａＡｓ層１、ベースを構成するｐ＋＋＋ＧａＡ
ｓ層７、エミッタを構成するｎ−ＡｌＧａＡｓ層３及び
ｎ”−ＧａＡｓ層８を順次形成Ｌ７を後、このｎ”−Ｇ
ａＡｓ層８上にＯＶＤ法により８１５Ｎａ膜９を形成す
る。なお上述のＭＢＢにおいては、ｐ型不純物として列
えばＢｅそ用いる。
性ＧａＡｓ基板上にＭＢＥ法によ）、コレクタを構成す
るｎ−ＧａＡｓ層１、ベースを構成するｐ＋＋＋ＧａＡ
ｓ層７、エミッタを構成するｎ−ＡｌＧａＡｓ層３及び
ｎ”−ＧａＡｓ層８を順次形成Ｌ７を後、このｎ”−Ｇ
ａＡｓ層８上にＯＶＤ法により８１５Ｎａ膜９を形成す
る。なお上述のＭＢＢにおいては、ｐ型不純物として列
えばＢｅそ用いる。
次にこれらの８１．Ｎ４膜９、ｎ”−ＧａＡｓ層８、ｎ
−ＡＪＧａＡｓ層３、ｐ”−ＧａＡｓ層７及びｎ−Ｇａ
Ａｓ層１の所定部分８列えばｎ−ＧａＡｓ層１の厚さの
途中まで順次エツチング除去して、第１Ｂ図に示すよう
に、べ一♂取出し領域を形成すべき部分Ｉこ溝１０’）
形成する。
−ＡＪＧａＡｓ層３、ｐ”−ＧａＡｓ層７及びｎ−Ｇａ
Ａｓ層１の所定部分８列えばｎ−ＧａＡｓ層１の厚さの
途中まで順次エツチング除去して、第１Ｂ図に示すよう
に、べ一♂取出し領域を形成すべき部分Ｉこ溝１０’）
形成する。
次に再びＭＢＥ法によりｐ”−ＧａＡｓ ｆエピタキシ
ャル成長させる。この際、５ｉｓＮ４膜９がエピタキシ
ャル成長のマスクとして働くため、ｍ１０内にのみｐ層
−ＧａＡｓがエピタキシャル成長する。この結果、第１
Ｃ図に示すように、＃１０がｐ”−ＧａＡｓ 層で埋め
られてベース取出し領域５が形成される。
ャル成長させる。この際、５ｉｓＮ４膜９がエピタキシ
ャル成長のマスクとして働くため、ｍ１０内にのみｐ層
−ＧａＡｓがエピタキシャル成長する。この結果、第１
Ｃ図に示すように、＃１０がｐ”−ＧａＡｓ 層で埋め
られてベース取出し領域５が形成される。
この後、ＨＢＴの従来公知の製造方法と同様に工程を進
めて、目的とするＨＢＴを完成させる。
めて、目的とするＨＢＴを完成させる。
上述の実施列によれば、コレクタを構成するｎ−ＧａＡ
ｓ層１、ベースを構成するｐ層−ＧａＡｓ層７、エミッ
タを構成するｎ−ＡＡｆＧａＡｓＡｌＧａＡｓ層３ａＡ
ｓ層８並びに８ｉ、Ｎ４膜を形成し、次いでエツチング
によ勺溝１０を形成しｔ後、この縛１０をＭＢＥを用い
てｐ”−ＧａＡｓ ／ｉｔで埋めることによりベース取
出し領域５を形成しているので、ＭＢＥにより形成され
ｔ上述のｎ−ＧａＡｓ層１、ｐ”−ＧａＡｓ層７、ｎ−
ＡＪＧａＡｓ層３及びｎ”−ＧａＡｓ層８から成る構造
を壊すことなくしかも容易に、ベースを構成するｐ”−
ＧａＡｓ層７にコンタクトしているベース取出し領域５
８形成することができる。これは、ＭＢＥによるエピタ
キシャル成長では、成長に用いる温度が６００Ｃ程度と
低いこと及び拡散しにくいｐ型不純物でめるＢｅを使う
ことができるからである。しかもこのＢｅは２Ｘ１０２
０１−ｓ（最大ホール濃度）種変までドーピング可能で
あるため、ベース取出し領域５を十分に低抵抗化するこ
とが可能である。
ｓ層１、ベースを構成するｐ層−ＧａＡｓ層７、エミッ
タを構成するｎ−ＡＡｆＧａＡｓＡｌＧａＡｓ層３ａＡ
ｓ層８並びに８ｉ、Ｎ４膜を形成し、次いでエツチング
によ勺溝１０を形成しｔ後、この縛１０をＭＢＥを用い
てｐ”−ＧａＡｓ ／ｉｔで埋めることによりベース取
出し領域５を形成しているので、ＭＢＥにより形成され
ｔ上述のｎ−ＧａＡｓ層１、ｐ”−ＧａＡｓ層７、ｎ−
ＡＪＧａＡｓ層３及びｎ”−ＧａＡｓ層８から成る構造
を壊すことなくしかも容易に、ベースを構成するｐ”−
ＧａＡｓ層７にコンタクトしているベース取出し領域５
８形成することができる。これは、ＭＢＥによるエピタ
キシャル成長では、成長に用いる温度が６００Ｃ程度と
低いこと及び拡散しにくいｐ型不純物でめるＢｅを使う
ことができるからである。しかもこのＢｅは２Ｘ１０２
０１−ｓ（最大ホール濃度）種変までドーピング可能で
あるため、ベース取出し領域５を十分に低抵抗化するこ
とが可能である。
ま友ベース取出し領域５をＭＢＥ法により形成している
ので、成長に用いる分子線を制御することにより、必要
に応じてベース取出し領域５の組成を制御することが可
能である。
ので、成長に用いる分子線を制御することにより、必要
に応じてベース取出し領域５の組成を制御することが可
能である。
以上本発明の実施例につき説明し友が、本発明は上述の
実施列に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
実施列に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
同えは、ＭＢＥに用いるｐｍ不純物としては、必要に応
じてＢｅ以外の不純物例えばＭｎ 、 Ｇｅ 、 Ｚｎ
”（Ｚｎは蒸気圧が高輪のでイオンにする必要が６る）
を用いることも可能である。なおｐ型不純物としてこれ
らのＭｎ 、 Ｇｅ％Ｚｎ＋を用いた時の実現可能なｆ
ｉ大ホー）Ｌ’＠１１ｔハソｔＬｆ：ｔＬ Ｉ Ｘ １
０” ａｍ−” 、 ５ ｘｌ Ｑｌ’ ｃｍ−ｓ、
２Ｘ ｉ Ｑ１９ａｍ−’ テ＠ 、６゜’ｔ ７
を上述（７）実施ｔｑ ニオイテは、ＭＢｆｆ法にょｊ
） ｎ−ＧａＡｓ層１、ｐ＋−ＧａＡｓ層１、ｎ−ＡＪ
ＧａＡｓ層３、ｎ”−ＧａＡｓ層８及びｐ”−ＧａＡｓ
から成るベース取出し領域５をエピタキシャル成長させ
ているが、ＭＯＯＶＤ法その他の方法を用いてこれらの
半導体層をエピタキシャル成長させることも可能である
。さらにエピタキシャル成長時のマスクとしては１．Ｓ
’ｓＮａ Ｍｌ ９の代わりに５ｉｎ２＠等を用いても
よい。
じてＢｅ以外の不純物例えばＭｎ 、 Ｇｅ 、 Ｚｎ
”（Ｚｎは蒸気圧が高輪のでイオンにする必要が６る）
を用いることも可能である。なおｐ型不純物としてこれ
らのＭｎ 、 Ｇｅ％Ｚｎ＋を用いた時の実現可能なｆ
ｉ大ホー）Ｌ’＠１１ｔハソｔＬｆ：ｔＬ Ｉ Ｘ １
０” ａｍ−” 、 ５ ｘｌ Ｑｌ’ ｃｍ−ｓ、
２Ｘ ｉ Ｑ１９ａｍ−’ テ＠ 、６゜’ｔ ７
を上述（７）実施ｔｑ ニオイテは、ＭＢｆｆ法にょｊ
） ｎ−ＧａＡｓ層１、ｐ＋−ＧａＡｓ層１、ｎ−ＡＪ
ＧａＡｓ層３、ｎ”−ＧａＡｓ層８及びｐ”−ＧａＡｓ
から成るベース取出し領域５をエピタキシャル成長させ
ているが、ＭＯＯＶＤ法その他の方法を用いてこれらの
半導体層をエピタキシャル成長させることも可能である
。さらにエピタキシャル成長時のマスクとしては１．Ｓ
’ｓＮａ Ｍｌ ９の代わりに５ｉｎ２＠等を用いても
よい。
さらにまた、上述の実施ガにお−ではベース取出し領域
５をｐ”−ＧａＡｓで構成しているが、成長時にＡＩの
分子線を徐々に用いることにより、ベース取出し領域５
のうちのｐ＋−ＧａＡｓ ＩＦａ ７及びｎ −ＧａＡ
ｓ層１に隣接する部分５ａはｐ”−ＧａＡｓにな力、ｎ
−ＡｌＧａＡｓ層３に隣接する部分５ｂはｐ”−ＡＡ’
ＧａＡｓになるようにすることも可能である。このよう
にし九場合？こは、ベース取出し領域５とｎ−ＡＪＧａ
Ａｓ層３とで形成される寄生のｐｎ接合を流れる電流量
を低減することが可能である。
５をｐ”−ＧａＡｓで構成しているが、成長時にＡＩの
分子線を徐々に用いることにより、ベース取出し領域５
のうちのｐ＋−ＧａＡｓ ＩＦａ ７及びｎ −ＧａＡ
ｓ層１に隣接する部分５ａはｐ”−ＧａＡｓにな力、ｎ
−ＡｌＧａＡｓ層３に隣接する部分５ｂはｐ”−ＡＡ’
ＧａＡｓになるようにすることも可能である。このよう
にし九場合？こは、ベース取出し領域５とｎ−ＡＪＧａ
Ａｓ層３とで形成される寄生のｐｎ接合を流れる電流量
を低減することが可能である。
なお上述の実施列ζこおいては、本発明をＡＪＧａＡｓ
−ＧａＡｓ系のＨＢＴに適用しｔ場合につき説明しｔ
カル他の種類の半導体から成るヘテロ構造を用い７？、
ＨＢＴにも本発明を適用することが可能でるる。
−ＧａＡｓ系のＨＢＴに適用しｔ場合につき説明しｔ
カル他の種類の半導体から成るヘテロ構造を用い７？、
ＨＢＴにも本発明を適用することが可能でるる。
本発明ＩＣ係るヘテロ接合バイポーラトランジスタの調
造方法によれば、コレクタ、ベース及ヒエミッタを構成
する半導体層に悪影＃を与えることなくしかも容易にベ
ース取出し領域を形成することが可能である。
造方法によれば、コレクタ、ベース及ヒエミッタを構成
する半導体層に悪影＃を与えることなくしかも容易にベ
ース取出し領域を形成することが可能である。
第１Ａ図〜＠１０図は本発明の一笑流列によるＨＢＴの
調造方法を工程順に示す断面図、第２図〜＠４図はそれ
ぞれ従来のＨＢＴにおけるベースコンタクトの方法を説
明するｔめの断面図である。 なお図面に用いた符号において、 １・・・…・・……・ｎ−ＧａＡｓ層 ３・・・・・・・・・・・・・・・ｎ−ＡＡ’ＧａＡｓ
ＡｌＧａＡｓ層３・・・・・・・・・・ ベース取出し
領域７・・・・・・・・・・・・・・・ｐ”−ＧａＡｓ
層８・・…・・……・・ｎ”−ＧａＡｓ層９・・・・・
・・・・・・・・・・８４．Ｎ４膜１０・・・・・・・
・・・・・・・・溝である。
調造方法を工程順に示す断面図、第２図〜＠４図はそれ
ぞれ従来のＨＢＴにおけるベースコンタクトの方法を説
明するｔめの断面図である。 なお図面に用いた符号において、 １・・・…・・……・ｎ−ＧａＡｓ層 ３・・・・・・・・・・・・・・・ｎ−ＡＡ’ＧａＡｓ
ＡｌＧａＡｓ層３・・・・・・・・・・ ベース取出し
領域７・・・・・・・・・・・・・・・ｐ”−ＧａＡｓ
層８・・…・・……・・ｎ”−ＧａＡｓ層９・・・・・
・・・・・・・・・・８４．Ｎ４膜１０・・・・・・・
・・・・・・・・溝である。
Claims (1)
- コレクタ、ベース及びエミッタをそれぞれ構成する複数
の半導体層を形成し、次いでこれらの半導体層のうちの
ベース取出し領域形成部をエッチング除去した後、この
除去部分に所定の半導体層をエピタキシャル成長させる
ことにより上記ベース取出し領域を形成するようにした
ことを特徴とするヘテロ接合バイポーラトランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13978285A JPS621268A (ja) | 1985-06-26 | 1985-06-26 | ヘテロ接合バイポ−ラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13978285A JPS621268A (ja) | 1985-06-26 | 1985-06-26 | ヘテロ接合バイポ−ラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS621268A true JPS621268A (ja) | 1987-01-07 |
Family
ID=15253294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13978285A Pending JPS621268A (ja) | 1985-06-26 | 1985-06-26 | ヘテロ接合バイポ−ラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS621268A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03192724A (ja) * | 1989-12-21 | 1991-08-22 | Matsushita Electric Ind Co Ltd | バイポーラトランジスタおよびその製造方法 |
| US5221633A (en) * | 1991-09-09 | 1993-06-22 | Motorola, Inc. | Method of manufacturing a distributed drive optoelectronic integrated circuit |
| US5234848A (en) * | 1991-11-05 | 1993-08-10 | Texas Instruments Incorporated | Method for fabricating lateral resonant tunneling transistor with heterojunction barriers |
-
1985
- 1985-06-26 JP JP13978285A patent/JPS621268A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03192724A (ja) * | 1989-12-21 | 1991-08-22 | Matsushita Electric Ind Co Ltd | バイポーラトランジスタおよびその製造方法 |
| US5221633A (en) * | 1991-09-09 | 1993-06-22 | Motorola, Inc. | Method of manufacturing a distributed drive optoelectronic integrated circuit |
| US5234848A (en) * | 1991-11-05 | 1993-08-10 | Texas Instruments Incorporated | Method for fabricating lateral resonant tunneling transistor with heterojunction barriers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4789643A (en) | Method of manufacturing a heterojunction bipolar transistor involving etch and refill | |
| JPH0797589B2 (ja) | ヘテロ接合型バイポ−ラトランジスタの製造方法 | |
| US4967254A (en) | Semiconductor device | |
| JPS621268A (ja) | ヘテロ接合バイポ−ラトランジスタの製造方法 | |
| US5289020A (en) | Heterojunction bipolar transistor | |
| JPS63200567A (ja) | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 | |
| JPS60164358A (ja) | 半導体装置の製造方法 | |
| JPS61222168A (ja) | ヘテロ接合バイポ−ラトランジスタの製造方法 | |
| JPS63252475A (ja) | ヘテロ接合型バイポ−ラトランジスタ | |
| JPS61294857A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPS6354767A (ja) | バイポ−ラトランジスタとその製造方法 | |
| JPS62221151A (ja) | ヘテロ接合バイポ−ラトランジスタ及びその製造方法 | |
| JPH06326118A (ja) | 化合物半導体装置の製造方法 | |
| JP2814984B2 (ja) | ヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| JP2921222B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPS61123175A (ja) | ヘテロ接合パイポ−ラトランジスタの製造方法 | |
| JPS62137868A (ja) | ヘテロ接合バイボ−ラトランジスタ | |
| JPS6378571A (ja) | バイポ−ラトランジスタの製造方法 | |
| KR100257161B1 (ko) | 이종접합 바이폴라 트랜지스터의 제조 방법 | |
| JPS61185969A (ja) | 半導体装置の製造方法 | |
| JPH0216739A (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JPH0620071B2 (ja) | 横型バイポ−ラトランジスタの製造方法 | |
| JPS6225454A (ja) | 半導体装置 | |
| JPS63107066A (ja) | ヘテロ接合型バイポ−ラトランジスタ | |
| JPS5972765A (ja) | 半導体装置の製造方法 |