JPS62126508A - 過渡電流抑制回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 過渡電流抑制回路であって、電源接続端子と負荷接続端
子との間にＭＯＳ−ＦＥＴのソース−ドレインを直列に
挿入し、そのゲート−ソース間の電圧を制御して、電源
投入時に負荷回路に突入する一時的に過大な過渡電流を
抑制する。

〔産業上の利用分野〕

本発明は電源投入時の過大電流を抑制する過渡電流抑制
回路に関するものである。

一般に電子回路には、ノイズ防止、電圧の安定のための
コンデンサが多数使用され、個々のコンデンサの容量は
小さいが電子回路の電源接続端子側からみると、等測的
にはかなりの容量のコンデンサが接続されていることに
なる。

従って、電源を投入した瞬間にはこのコンデンサを充電
するために、電子回路動作時の定常電流の数倍の電流が
流入する。

その結果、電源電圧低下、あるいはノイズ発生等によっ
て、その電源を共有する電子回路が誤動作する原因にな
る。

〔従来の技術〕

第５図は過渡電流説明図で、従来の電子回路の等価回路
と電源の接続を示し、第６図はその時間−負荷電流特性
図である。

電子回路は等測的にみて、通常等価コンデンサ１と等価
抵抗２で構成される。

電源３の電圧をＥ、接続線等の等価回路抵抗４の抵抗値
をｒとすると、スイッチ５をオンにした瞬間には過渡電
流Ｉ０は、 −ＩＯ・−Ｅ／ｒ。

となり、等価回路抵抗ｒが通常は非常に小さいので、過
渡電流■。は大電流になる。

〔発明が解決しようとする問題点〕

上記した過渡電流■。は瞬間に立ち上がるパルス電流と
なるために、その高周波成分によるノイズによって、微
弱信号によって動作する電子回路の論理回路に影響を及
ぼし、あるいは電源の内部抵抗によって生ずる一時的な
電圧低下によって、回路部品の誤動作の原因となる。

しかし、電源投入時の突入電流を抑制するために、コン
デンサの等測的容量を減らすとノイズ防止に支障をきた
し、等価回路抵抗ｒを増やすと電力損失が増加すること
になる。

本発明はこのような点に鑑みて創作されたものであって
、ＭＯＳ−ＦＥＴによって電源投入時の過大電流を防止
する過渡電流抑制回路を提供することを目的としている
。

〔問題点を解決するための手段〕

第１図の本発明の過渡電流抑制回路の実施例の回路図に
示すように、電源接続端子の正端子１１、負端子１２、
負荷接続端子の正端子１３、負端子１４をもち、ＭＯＳ
−ＦＥＴ９のドレイン−ソースが負荷接続端子の負端子
１４と電源接続端子の負端子１２と間に挿入され、その
ＭＯＳ−ＦＥ’ｌ”９のゲートが端子１１．１２間に接
続された抵抗６、コンデンサ７、抵抗８の直列回路の抵
抗６とコンデンサ７の接続点に接続された回路で構成さ
れている。

〔作用〕

スイッチ５が投入された瞬間では、ＭＯＳ−ＦＥＴ９の
ゲート−ソース電圧（以下、ゲート電圧と称する）ｖ６
．は低く、ドレイン−ソース間は遮断状態である。

コンデンサ７が充電されるにつれて、ゲート電圧ＶＣＳ
は次第に上昇し、それにつれてドレイン−ソース間の電
流（以下、ドレイン電流と称する）■。が次第に大きく
なる。

一方、ＭＯＳ　−Ｆ　ＥＴのドレイン電流はゲート電圧
に支配されるので、負荷の電子回路を充電する過渡電流
は、ドレイン電流に制限されて急激に増加しない。

そして、コンデンサ７が充電された後、ゲート電圧ＶＣ
ＳはＭＯＳ　−Ｆ　ＥＴ　９のドレイン電流Ｉ。

、即ち、負荷電流■を流すに十分の電圧になるよう設定
される。

〔実施例〕

以下、図面を参照して更に詳細に説明する。

第１図は本発明の過渡電流抑制回路の実施例の回路図を
示す。

第３図は、ＭＯＳ　−Ｆ　ＥＴ　９のゲート電圧ＶＧＳ
とドレイン電流Ｉ、の特性曲線で、不感帯の電圧■。Ｆ
Ｆを経てドレイン電流■。が流れ始める。

スイッチ５がオンした時のゲート電圧■、。は■、。−
Ｅ−Ｒｚ　／　（Ｒ＋＋Ｒｚ　）（Ｒｌ、　Ｒｚは抵抗
６，８の抵抗値）■６ｏ＝■。Ｆｌ。

となるように部品定数を設定すると、ドレイン電流ＩＤ
、即ち負荷電流Ｉが遅延することなく流れ始め、ゲート
電圧■Ｇ３は第４図の時間’Ｖ、ｓ特性曲線に従って、
■。ＦＦから時定数Ｃ＋　（Ｒｌ　＋　Ｒ２）で上昇す
る（　Ｃ＋　はコンデンサ７の容量）。

従って、第２図に示すように、負荷電流■、即らＭＯＳ
　−Ｆ　ＢＴ　９のドレイン電流■。は、電子回路の等
価コンデンサを充電する電流をパルス状にすることはな
く、過渡電流が抑制される。

なお、第１図のダイオード６１．８１はコンデンサ７の
放電回路を形成するものである。

因に負荷供給電力１２ＶＩＡの過渡電流抑制回路の１例
は、ＲＩ＝ＩＭΩ、Ｒ２＝２４０にΩ、Ｃ，＝１μＦ、
ＭＯＳ−ＦＥＴ＝２ＦＳ４２８で構成する。

また、本発明の制御用トランジスタはＭＯＳ−ＦＥＴの
みならず、コレクタ電流がゲート電圧で制御できるトラ
ンジスタに置換することが可能である。

〔発明の効果〕

以上述べてきたように、本発明によれば、簡単な回路で
効果的に過渡電流を抑制でき、電力損失が殆どなく、実
用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明の過渡電流抑制回路の一実施例の回路図
、 第２図は実施例の時間−負荷電流特性図、第３図はＭＯ
Ｓ−ＦＥＴの■。、−１゜特性図、第４図は実施例の時
間−ＶＧ’Ｓ特性図、第５図は過渡電流発生説明図、 第６図は第５図の時間−負荷電流特性図である。 図において、 ６は抵抗（Ｒ１）、　　　　７はコンデンサ（Ｃ１）８
は抵抗（Ｒ２）、　　　　９はＭＯＳ　　ＦＥＴ、１１
．１２は電源接続端子、 １３．１４は負荷接続端子である。 ＠’５１ｇ１ｌ’Ｊ　／ｌ　Ｄ芋ｎ−更篇暫を涜声＋４
・目処　２　図 ＠３因　　　　　　　　Ｗ１４図 態度か友冬主説明図 第　５図 オ鑵／１晩用−旬厨電流将ｌＬｉ図 第　６　図

Claims (1)

1. 【特許請求の範囲】 電源接続端子（１１、１２）間に第１の抵抗（６）とコ
   ンデンサ（７）と第２の抵抗（８）とからなる直列回路
   を、該第１の抵抗（６）の一端が該電源入力端子の正端
   子（１１）につながるよう接続し、 該第１の抵抗（６）と該コンデンサ（７）の接続点にＭ
   ＯＳ−ＦＥＴ（９）のゲートを接続し、該ＭＯＳ−ＦＥ
   Ｔ（９）のソースに前記電源接続端子の負端子（１２）
   を接続し、 該ＭＯＳ−ＦＥＴ（９）のドレインに負荷接続端子の負
   端子（１４）を接続し、 前記電源接続端子と前記負荷接続端子のそれぞれの正端
   子（１１、１３）を接続してなる過渡電流抑制回路。