JPS627218A

JPS627218A - 半導体装置の入力保護回路

Info

Publication number: JPS627218A
Application number: JP60144746A
Authority: JP
Inventors: Takehisa Hayashi; 剛久林; Hironori Tanaka; 田中　広紀; Hiroki Yamashita; 寛樹山下; Yasushi Hatta; 八田　康
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-07-03
Filing date: 1985-07-03
Publication date: 1987-01-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はＧａＡｓ基板上に形成されたトランジスタ、及
びその集積回路からなる半導体装置の入力保護回路に関
する。

〔発明の背景〕

従来、ＧａＡｓを用いた半導体装置の入力保護回路につ
いては、「ガリヒ素ロジック　キャラクタリスティクス
　リザルトインインテグレーションプロブレムズ（Ｇａ
Ａｓ　ｌｏｇｉｃ　ｃｈａｒａｃｔｅｒｉｓｔｉｃｓｒ
ｅｓｕｌｔ　ｉｎ　ｉｎｔｅｇｒａｔｉｏｎ　ｐｒｏｂ
ｌｅｍｓ）　Ｅ　Ｎ　Ｄ　、　１９８４年６月２８日、
ｐ、ｐ２２５〜２２６」の中で述べられている。ここに
示されている半導体装置の入力保護回路は基本的には第
２図に示す回路と同様な動作を行なう。第２図において
１０は入力端子、１１はＧａＡｓ　ＭＥＳＦＥＴ、　１
は抵抗、２１．２２はダイオード、２０１，２０２はそ
れぞれ第１の電源、第２の電源である。抵抗１．及びダ
イオード２１．２２は、入力保護回路を形成しており、
入力端子１０に印加された過大入力によってＭＥＳＦＥ
Ｔｌｌが破壊される事を防止する機能を有する。過大入
力は、公知のように、例えば使用者の衣服等に蓄積され
た静電電荷によって生ずる。抵抗１をＧａＡｓ半絶縁性
基板上にイオン打込みによって形成した場合、電子の速
度飽和効果により、抵抗１は一定以上の印加電圧に対し
ては電流リミッタとして動作し、ＭＥＳＦＥＴに過大電
流が印加される事を防止する。前述の文献では抵抗１が
、いわゆるサチュレーテイツド・レジスタで置き換えら
れているが、これは抵抗の２端子間の距離が短かい場合
に相当する。

第２図の抵抗１の抵抗値は充分な保護効果を持たせるた
めにある程度大きな値とすることが必要であり、数百Ω
〜数十にΩとすることが望ましい。

一方、この様に抵抗値を大きくすると、回路の動作速度
に影響を及ぼすことは避けられない、第４図は第２図で
、ＭＥＳＦＥＴのゲート端子３ｏにおける容量を等価的
に３１の様に示したものである。

ここで、抵抗１の値をＲ２容量３１の値をｃｉｎとする
。ｃｉｎは、ＭＥＳＦＥＴＩ　１の入力容量、ダイオー
ド２１．２２の容量、等から成るが、通常数十〜数百ｆ
Ｆ程度の値となる６例えば、Ｒ＝ＩＫΩ。

ｃｉｎ＝１００ｆＦとすると、これによる時定数はｃｉ
ｎＸＲ＝１００ｐｓ−となる。ＧａＡｓ半導体装置にお
いて、１ゲート当りの遅延時間はＬｏｏｐ　ｓ前後の値
が得られており、またスタティックＲＡＭのアクセス時
間としてはｉｎｓ前後の値が得られている。これらと比
較して、上記ｃｉｎ　Ｘ　Ｒの時定数による遅延時間の
増大は、ＧａＡｓ半導体装置の高速化を妨げるものであ
る。

第２図の回路において、入力保護回路の抵抗１によって
生ずる遅延時間の増大を小さくする方法として、第３１
図に示す様に、抵抗１と並列にスピード・アップ容量２
を付加することが考えられる。

しかしこの方法では、保護機能が充分でなくなる。

これにつき、次に説明する。

第５図は第３図に対応してＭＥＳＦＥＴのゲート端子３
０の容量３１（値をｃｉｎとする）を等価的に示したも
のである。スピード・アップ容量２の値をｃｓとする。

ｃｓをｃｉｎ　より充分大きくすると、抵抗１による遅
延時間の増大は無視できるほど小さくすることができる
。しかし、この場合、第３図の回路の入力端子１０に過
電圧ｖＯが、第７図（ａ）の様にステップ状に印加され
ると、端子３０の電位は第７図（ｂ）の様に変化し、端
子３０には、短い時間の間（数ｐｓ〜数＋ｐｓ）Ｖｏに
ほぼ等して電圧が生ずる。従って、第３図の回路では、
短かい時間ながら、入力に印加された過電圧がそのまま
内部の半導体素子に加わるため、保護回路としての役割
を果さなくなっていると言える。

以上の様に、従来技術では、高速動作可能な入力保護回
路を実現するのは回連である。

〔発明の目的〕

本発明の目的は遅延時間の増大が従来技術よりも小さく
できるため半導体装置の高速化の妨げとならず、しかも
充分な保護機能を有する入力保護回路を提供することに
ある。

〔発明の概要〕

第７図（ｂ）を見るとわかる様に、第３図の回路では、
入力に過電圧が加わると容量結合により端子３０に、こ
れとほぼ等しい電圧が短い時間生ずる。端子３ｏに与え
られた電荷は、ダイオード２１．２２を介して放電され
るため、端子３０の電位は時間とともにもとの電位に復
帰する。

本発明は、第３図の回路で入力に過電圧が加わった瞬間
に端子３０に生ずる電圧を抑制することにより、入力保
護機能と高速動作の両立を実現するものである。

〔発明の実施例〕

以下１本発明の一実施例を第１図により説明する。第１
図において、１０は入力端子、１１はＧａＡｓ　ＭＥＳ
ＦＥＴ、１，３は抵抗、２，４は容量、２１゜２２はダ
イオード、２０１は第１の電源、２０２は第２の電源で
ある。第１図において、抵抗１は、ＭＥＳＦＥＴのゲー
ト端子３０と入力端子１０の間に接続され、端子３０に
直流的に流入する電流を抑制する。容量２はその一端が
端子３０に接続され、他端は抵抗３を介して入力端子１
０に接続される。

容量２と抵抗３の接続点は、容量４を介して接地される
。第６図は第１図において、　ＭＥＳＦＥＴのゲート端
子３０における容量を等価的に３１の様に示したもので
ある。これまでの説明と同様、抵抗１の値をＲ１容量３
１の値をｃｉｎ　＋容量２の値をａｓとする。さらに、
抵抗３の値をｒ、容量４の値をＱｐとする。第５図の説
明で述べたと同様にｃｓをｃｉｎより充分大きくし、さ
らにＲＸｃｉｎの時定数よりも、ｒＸｃｐの時定数を小
さく設定する。第１図の回路の入力端子１ｏに過電圧Ｖ
ｏが、第８１図（ａ）の様にステップ状に印加されると
、第１図の端子３ｏの電位は第８図（ｂ）の様に変化す
る。第５図と第６図、第７図と第８図を比較するとわか
る様に、抵抗３．容量４によって、端子３０に印加され
る最大電圧が低く抑えられていることがわかる。

第９図の回路は第１図の回路において、入力端子１０に
保護ダイオード２３．２４が付加されたものである。２
０３，２０４はそれぞれ、第３図の電源、第４の電源で
ある。この様に入力側にダイオードが付加されると、入
力端子に印加された静電電荷の一部がこれを介して放電
されるため、入力保護機能を高めることができる。また
、第１図で２０１．２１を除き、第９図で２０１．２１
゜２０３．２３を除いた構成において、ダイオード２２
、又は２４の逆方向の降伏特性を利用して、静電電荷を
放電させることができる。

第１０図の回路は、ＭＥＳＦＥＴＩ　１がノーマリ−オ
ン型である場合を示している。この場合、新たに負電源
３０１、レベルシフト・ダイオード３１゜３２、定電流
源ＦＥＴ１２が必要となるが、この場合でも、本発明で
得られる効果に変わりない。

以上の説明では、ＭＥＳＦＥＴＩ　１のソースが接地さ
れている場合を用いているが、１１がソース・フォロワ
として用いられる場合でも、本発明で得られる効果には
変わりがない。

本発明で用いている抵抗としては、ＧａＡｓ半絶縁性基
板にイオン打込で形成したｎ型不純物層の抵抗等を用い
ることができる。また、ダイオードとしては、ｎ型不純
物層と金属のショットキ接合等を用いることができる。

容量としては１層間絶縁膜を挾む金属層間の容量等を用
いることができる。

さらに５以上の説明では保護すべき半導体装置がＧａＡ
ｓ　ＭＥＳＦＥＴである場合を例にとっているが、同様
に高速性が重視される、フテロ接合を利用したデバイス
に対しても、本発明が有効であるのは明らかであろう。

〔発明の効果〕

本発明によれば、容量結合により入力保護回路の直列抵
抗による遅延時間の輸入を抑制し、さらに、保護すべき
半導体デバイスに印加される電圧を小さくできるので、
高速でかつ保護機能に優れた半導体装置の入力保護回路
が実現できる。

【図面の簡単な説明】

第１図、第９図、第１０図は本発明の実施例を示す図、
第２図、第３図は従来例を示す図、第４図、第５図、第
６図はそれぞれ、第２図、第３図。第１図の動作を説明するための図、第７図、第８図はそ
れぞれ、第３図、第１図の動作を説明する球めの図であ
る。１・・・抵抗、２・・・容量、３・・・抵抗、４・・・
容量、１０・・・入力端子、１１・・・ＭＥＳＦＥＴ、
２１．２２・・・ダイオ第　１　口２θ２第　４−　因ｙ５　口／−２ρＩり６　　　乙　　　し巨〕第７図　　　　　第８図第　ｑ　図

Claims

【特許請求の範囲】１、ＧａＡｓ基板上に形成されたトランジスタ、及びそ
の集積回路からなる半導体装置で、入力端子と電気的に
接続する第１の端子と、ＧａＡｓトランジスタ、又はそ
の集積回路と電気的に接続する第２の端子と、該第１と
第２の端子間に接続される抵抗、又は抵抗手段と、該第
１の端子と第１の電源間に接続されカソードが第１の端
子側となる様に接続された少なくとも１個以上のダイオ
ード、もしくは、該第１の端子と第２の電源間に接続さ
れアノードが第１の端子側となる様に接続された少なく
とも１個以上のダイオードのいずれか一方、又はその両
方と、該第２の端子と第３の電源間に接続されカソード
が第２の端子側となる様に接続された少なくとも１個以
上のダイオード、もしくは、第２の端子と第４の電源間
に接続されアノードが第２の端子側となる様に接続され
た少なくとも１個以上のダイオードのいずれか一方、又
はその両方とを有する入力保護回路であつて、上記抵抗
、又は抵抗手段に対するスピードアップのための容量を
有し、該容量は一端が上記第２の端子に接続され、他端
は、第３の端子に接続され、上記第１の端子と第３の端
子間には、入力信号の高周波成分の伝達を阻止する低域
通過型の伝送特性を有する伝送回路網が挿入されている
ことを特徴とする半導体装置の入力保護回路。２、上記伝送回路網は、上記第１と第３の端子間に挿入
された抵抗、又は抵抗手段と、上記第３の端子と第５の
電源、又は接地電位との間に挿入された容量から成る特
許請求範囲第１項記載の半導体装置の入力保護回路。３、上記伝送回路網の高域遮断周波数が、上記第１、第
２の端子間に接続された抵抗、又は抵抗手段と上記第２
の端子の容量成分とで形成する高域遮断周波数よりも高
く選ばれていることを特徴とする特許請求範囲第１項、
または第２項記載の半導体装置の入力保護回路。