JPS6211266A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6211266A JPS6211266A JP60151063A JP15106385A JPS6211266A JP S6211266 A JPS6211266 A JP S6211266A JP 60151063 A JP60151063 A JP 60151063A JP 15106385 A JP15106385 A JP 15106385A JP S6211266 A JPS6211266 A JP S6211266A
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- Japan
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- Pending
Links
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- 239000000969 carrier Substances 0.000 abstract description 2
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- 238000009792 diffusion process Methods 0.000 description 4
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- 229920005591 polysilicon Polymers 0.000 description 2
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、大面積のウェルを有する２Ｖ導体装置に関す
るものである。
るものである。
従来の技術
従来の大面積ウェルを有する半導体装置として、固体議
像装置を例にとって説明する。第２図（Ａ）は従来のＰ
ウェル型インターラインＣＣＤ搬像装置の単位画素の模
式断面図で、２／３インチサイズでは約６０−内に約２
０万画素が集積されている。
像装置を例にとって説明する。第２図（Ａ）は従来のＰ
ウェル型インターラインＣＣＤ搬像装置の単位画素の模
式断面図で、２／３インチサイズでは約６０−内に約２
０万画素が集積されている。
その時の標準駆動として、Ｐウェル１はＯｖに接地され
、Ｎ型基板２は正の一定電圧Ｖが印加されており、ＣＯ
Ｄを形成するポリシリコンゲート電極には、ホトダイオ
ードとなるｎ２拡散層３から垂直ＣＣＤへ信号電画を読
み出すための電圧（７〜ＩＯＶ程度）と、垂直ＣＯＤ駆
動パルスとしてのローレベル（−４〜−６Ｖ）とハイレ
ベル（０〜２Ｖ程度）との３値のクロックパルスが印加
される。そして、固体ｍ５ａｎの構造上の制約から、Ｐ
’ｉｘル１のコンタクトは、受光部領域（約６０−）の
外側に設けられていた（例えば、アイ ニスニス シー
シー ダイジェスト オブ テクニカル ペーパーズ
、ページ１６８．１９８２゜（１８８ＣＣＤｉａｅｓｔ
ｏｆ ＴｅｃｈｎｉｃａｌｐａＤｅｒＳ、 ｐｐ
、１６８．１９８２））。
、Ｎ型基板２は正の一定電圧Ｖが印加されており、ＣＯ
Ｄを形成するポリシリコンゲート電極には、ホトダイオ
ードとなるｎ２拡散層３から垂直ＣＣＤへ信号電画を読
み出すための電圧（７〜ＩＯＶ程度）と、垂直ＣＯＤ駆
動パルスとしてのローレベル（−４〜−６Ｖ）とハイレ
ベル（０〜２Ｖ程度）との３値のクロックパルスが印加
される。そして、固体ｍ５ａｎの構造上の制約から、Ｐ
’ｉｘル１のコンタクトは、受光部領域（約６０−）の
外側に設けられていた（例えば、アイ ニスニス シー
シー ダイジェスト オブ テクニカル ペーパーズ
、ページ１６８．１９８２゜（１８８ＣＣＤｉａｅｓｔ
ｏｆ ＴｅｃｈｎｉｃａｌｐａＤｅｒＳ、 ｐｐ
、１６８．１９８２））。
発明が解決しようとする問題点
しかしながら、上記固体囮Ｉ＆装置においては、チャン
ネルストッパとＰウェル１自体とが比較的高抵抗（１０
３〜１０４Ω／口）で大面積であるため、受光部のＰウ
ェル電位がポリシリコンゲートに印加されるクロックパ
ルスの影響を受けやすい。第２図（Ｂ）に示すように、
ホトダイオードで光電変換が起こる時、ホールがＰつＩ
ル１のポテンシャルバリアを下げようとする。しかしＰ
ウェル１およびチャンネルストッパは接地されているの
で、ホールは、おもにチャンネルストッパ領域を通って
周辺に向かって移動する。ところが、Ｐ型領域が大面積
で高抵抗であるため、周辺（Ｐウェル１のコンタクト）
からの位置によって、残留ホール数に差がでる。そのた
め、受光部面内でポテンシャルに差かできる。特に、中
央付近では、第２図（Ｂ）に破線で示したようなポテン
シャル形状になり、有効容量が低下するという問題点が
あり、動作範囲が狭くなるという欠点を有していた。
ネルストッパとＰウェル１自体とが比較的高抵抗（１０
３〜１０４Ω／口）で大面積であるため、受光部のＰウ
ェル電位がポリシリコンゲートに印加されるクロックパ
ルスの影響を受けやすい。第２図（Ｂ）に示すように、
ホトダイオードで光電変換が起こる時、ホールがＰつＩ
ル１のポテンシャルバリアを下げようとする。しかしＰ
ウェル１およびチャンネルストッパは接地されているの
で、ホールは、おもにチャンネルストッパ領域を通って
周辺に向かって移動する。ところが、Ｐ型領域が大面積
で高抵抗であるため、周辺（Ｐウェル１のコンタクト）
からの位置によって、残留ホール数に差がでる。そのた
め、受光部面内でポテンシャルに差かできる。特に、中
央付近では、第２図（Ｂ）に破線で示したようなポテン
シャル形状になり、有効容量が低下するという問題点が
あり、動作範囲が狭くなるという欠点を有していた。
本発明は」−記従来の欠点を解消するもので、ウェル中
央付近のポテンシャル形状を周辺と同等にできる半導体
￥ＡＮを提供することを目的とする。
央付近のポテンシャル形状を周辺と同等にできる半導体
￥ＡＮを提供することを目的とする。
問題点を解決するための手段
上２問題点を解決するため、本発明の半導体装置は、一
方の導電型の半導体基板の主表面に、主たる活性領域と
なる使方の導電型の領域を形成し、この領域の周辺に、
この領域をソースとするＭｌＳトランジスタを形成した
ものである。
方の導電型の半導体基板の主表面に、主たる活性領域と
なる使方の導電型の領域を形成し、この領域の周辺に、
この領域をソースとするＭｌＳトランジスタを形成した
ものである。
作用
上記構成によれば、主たる大面積ウェル領域内から多数
キャリアを吸い出すことができ、ウェルのポテンシャル
形状が面内で均一になる。
キャリアを吸い出すことができ、ウェルのポテンシャル
形状が面内で均一になる。
実施例
以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例における半導体装置の断面図
で、１１はＮ型Ｓｉ基板、１２は主たる活性領域となる
Ｐウェル、１３は従たるＰウェル、１４はゲート電極、
１５はＮ゛拡散層である。平面的にみると、主たるＰウ
ェル１２の周囲をゲート電極１４が取り囲み、さらにそ
の周囲に従たるＰつＩル１３が配置されている。
で、１１はＮ型Ｓｉ基板、１２は主たる活性領域となる
Ｐウェル、１３は従たるＰウェル、１４はゲート電極、
１５はＮ゛拡散層である。平面的にみると、主たるＰウ
ェル１２の周囲をゲート電極１４が取り囲み、さらにそ
の周囲に従たるＰつＩル１３が配置されている。
以下、動作を説明する。目的は、主たるＰウェル１２か
ら安定にホールを吸い出すことにある。そのため、実動
作の必要上から、主たるＰウェル１２をソースとしてＯ
ｖに接地し、従たるＰつＩル１３をドレインとして負電
圧を印加し、ゲート電極１４に印加する電圧でホールの
吸い出し憬をｗｓｗする。
ら安定にホールを吸い出すことにある。そのため、実動
作の必要上から、主たるＰウェル１２をソースとしてＯ
ｖに接地し、従たるＰつＩル１３をドレインとして負電
圧を印加し、ゲート電極１４に印加する電圧でホールの
吸い出し憬をｗｓｗする。
つまりこれは、主たるＰウェル１２をソースとしたＰチ
ャンネルＭＩＳｔ−ランジスタを形成したことになる。
ャンネルＭＩＳｔ−ランジスタを形成したことになる。
製造方法は、新たな工程を付加する必要もなく、従来の
プロセスがそのまま適用できる。
プロセスがそのまま適用できる。
また、パッドを従たるＰウェル１３の外側に配置するこ
とにより、保護ダイオード等から侵入する擬似信号を抑
えることもできる。
とにより、保護ダイオード等から侵入する擬似信号を抑
えることもできる。
なお、主たるつＩルがＮ型であれば、従たるウェルもＮ
型にして、ＮチャンネルＭＩＳトランジスタを形成して
やればよい。ただしその時は、ドレインには正電圧を印
加し、主たるＮウェルから電子を吸い出す。
型にして、ＮチャンネルＭＩＳトランジスタを形成して
やればよい。ただしその時は、ドレインには正電圧を印
加し、主たるＮウェルから電子を吸い出す。
発明の効果
以上述べたごとく本発明によれば、大ｔｉｍのウェル内
のポテンシャル形状を均一にすることができ、したがう
で装置の動作範囲を広げることができる。
のポテンシャル形状を均一にすることができ、したがう
で装置の動作範囲を広げることができる。
第１図は本発明の一実施例における半導体装置の断面図
、第２図（Ａ＞は従来の半導体装置としてのＰウェル型
インターラインｃｃｏｉａ＊装置の断面図、同図（Ｂ）
は同装置のホトダイオード部の深さ方向ポテンシャルの
説明図である。 １１・・・Ｎ型Ｓｉ基板、１２．１３・・・Ｐウェル、
１４・・・ゲート電極、１５・・・Ｎ０拡散層 代理人 森 本 義 弘 第１図 １ｌ−７Ｓｌ型Ｓｉ基板 ｔ２． ｔ３−Ｐウェル １４−ゲー＃−電極 Ｉｊ−Ｎ−拡散層 第２図 （Ａ）
、第２図（Ａ＞は従来の半導体装置としてのＰウェル型
インターラインｃｃｏｉａ＊装置の断面図、同図（Ｂ）
は同装置のホトダイオード部の深さ方向ポテンシャルの
説明図である。 １１・・・Ｎ型Ｓｉ基板、１２．１３・・・Ｐウェル、
１４・・・ゲート電極、１５・・・Ｎ０拡散層 代理人 森 本 義 弘 第１図 １ｌ−７Ｓｌ型Ｓｉ基板 ｔ２． ｔ３−Ｐウェル １４−ゲー＃−電極 Ｉｊ−Ｎ−拡散層 第２図 （Ａ）
Claims (1)
- １、一方の導電型の半導体基板の主表面に、主たる活性
領域となる他方の導電型の領域を形成し、この領域の周
辺に、この領域をソースとするＭＩＳトランジスタを形
成した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151063A JPS6211266A (ja) | 1985-07-08 | 1985-07-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151063A JPS6211266A (ja) | 1985-07-08 | 1985-07-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6211266A true JPS6211266A (ja) | 1987-01-20 |
Family
ID=15510490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60151063A Pending JPS6211266A (ja) | 1985-07-08 | 1985-07-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211266A (ja) |
-
1985
- 1985-07-08 JP JP60151063A patent/JPS6211266A/ja active Pending
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