JPS62104324A - 適応形自動等化器 - Google Patents
適応形自動等化器Info
- Publication number
- JPS62104324A JPS62104324A JP60245204A JP24520485A JPS62104324A JP S62104324 A JPS62104324 A JP S62104324A JP 60245204 A JP60245204 A JP 60245204A JP 24520485 A JP24520485 A JP 24520485A JP S62104324 A JPS62104324 A JP S62104324A
- Authority
- JP
- Japan
- Prior art keywords
- input signal
- signal
- coefficient
- stable state
- switch
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/04—Control of transmission; Equalising
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H21/00—Adaptive networks
- H03H21/0012—Digital adaptive filters
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、入力信号が伝送路上で受けた振幅歪みや位相
歪みを自己の特性を適応させながら補正する適応形自動
等化器に関するものである。
歪みを自己の特性を適応させながら補正する適応形自動
等化器に関するものである。
［発明の技術的背景］
周知のように、この種の等化器は例えば音声帯域で４８
００ｂｌＳ以上の高速データ伝送を行う変復調装置（モ
デム）に使用されているが、その基本は複素可変係数ト
ランスバーサルフィルタによって構成されている。
００ｂｌＳ以上の高速データ伝送を行う変復調装置（モ
デム）に使用されているが、その基本は複素可変係数ト
ランスバーサルフィルタによって構成されている。
第４図は、とくにＭＳＥ法（Ｍｅａｎ ３ｑｕａｒｅ
Ｅｒｒｏｒ）という２乗誤差を評価関数とした最急
降下法に基づいて求められた式Ｃｎ ＝Ｃｎ ＋ａ （
εｒａ −ｘｎｉ＞−（１）によって重み付け係数Ｏｎ
を補正しながら入力信号Ｘを補正するようにした従来の
適応形自動等化器の構成を示すブロック図である。ここ
で、ｍは入力信号Ｘのサンプル番号を表わし、ｎは入力
信号Ｘのサンプル値の遅延段階を表わしている。
Ｅｒｒｏｒ）という２乗誤差を評価関数とした最急
降下法に基づいて求められた式Ｃｎ ＝Ｃｎ ＋ａ （
εｒａ −ｘｎｉ＞−（１）によって重み付け係数Ｏｎ
を補正しながら入力信号Ｘを補正するようにした従来の
適応形自動等化器の構成を示すブロック図である。ここ
で、ｍは入力信号Ｘのサンプル番号を表わし、ｎは入力
信号Ｘのサンプル値の遅延段階を表わしている。
第４図において、１−１〜１−ｎは入力信号Ｘをｎ段階
に遅延させるｎ個の信号メモリ、２−１〜２−１０はこ
の信号メモリ １−１〜１−ｎにそれぞれ対応して設け
られ、各遅延段階の入力信号Ｘ１（ｉ＝１〜ｎ）に対す
る重み付け係数１（ｉ＝１〜ｎ）を記憶する。ｎ個の係
数メモリ、３は前記信号メモリ１−１〜１−ｎに記憶さ
れる入力信号Ｘｉと係数メモリ ２−１〜２−ｎに記憶
された重み付け係数Ｑｉとを入力信号の各遅延段階別に
乗算した後累計し、その累計結果Ｙを入力信号の歪を補
正した信号として出力する累積積和演算手段、４はこの
累積積和演算手段３で補正された入力信号Ｙと、所望信
号レベルとの誤差信号εｉと信号メモリ１−１〜１−ｎ
に記憶された入力信号Ｘｉの複素共役Ｘｉ＊および前記
重み付け係数Ｃｉの補正率αとを入力信号Ｘの各遅延段
階別に乗算し、その乗算値を係数メモリ２−１〜２−ｎ
に記憶された各遅延段階の重み付け係数Ｃｉの修正量Δ
Ｑｉとして出力する演算手段であり、「ε・ｘｉ零Ｊを
実行する乗算器５と、その乗算結果に補正率αを乗算す
る乗算器６とを有している。７は演算手段４において算
出された重み付け係数Ｑｉの修正量ΔＱｉとｉ番目の係
数メモリ１−ｉ （ｉ ＝１−ｎ ）に記憶された係
数Ｃ１とを加算し、その加算結果［Ｃ１＋八〇ｉ Ｊを
新たな係数Ｃｉとしてｉ番目の係数メモリ２−ｉに記憶
させる加算器であり、演算手段４と加算器７とによって
係数補正器を構成している。
に遅延させるｎ個の信号メモリ、２−１〜２−１０はこ
の信号メモリ １−１〜１−ｎにそれぞれ対応して設け
られ、各遅延段階の入力信号Ｘ１（ｉ＝１〜ｎ）に対す
る重み付け係数１（ｉ＝１〜ｎ）を記憶する。ｎ個の係
数メモリ、３は前記信号メモリ１−１〜１−ｎに記憶さ
れる入力信号Ｘｉと係数メモリ ２−１〜２−ｎに記憶
された重み付け係数Ｑｉとを入力信号の各遅延段階別に
乗算した後累計し、その累計結果Ｙを入力信号の歪を補
正した信号として出力する累積積和演算手段、４はこの
累積積和演算手段３で補正された入力信号Ｙと、所望信
号レベルとの誤差信号εｉと信号メモリ１−１〜１−ｎ
に記憶された入力信号Ｘｉの複素共役Ｘｉ＊および前記
重み付け係数Ｃｉの補正率αとを入力信号Ｘの各遅延段
階別に乗算し、その乗算値を係数メモリ２−１〜２−ｎ
に記憶された各遅延段階の重み付け係数Ｃｉの修正量Δ
Ｑｉとして出力する演算手段であり、「ε・ｘｉ零Ｊを
実行する乗算器５と、その乗算結果に補正率αを乗算す
る乗算器６とを有している。７は演算手段４において算
出された重み付け係数Ｑｉの修正量ΔＱｉとｉ番目の係
数メモリ１−ｉ （ｉ ＝１−ｎ ）に記憶された係
数Ｃ１とを加算し、その加算結果［Ｃ１＋八〇ｉ Ｊを
新たな係数Ｃｉとしてｉ番目の係数メモリ２−ｉに記憶
させる加算器であり、演算手段４と加算器７とによって
係数補正器を構成している。
以上の構成によって第（１）式で示したアルゴリズムが
実行され、入力信号Ｘの歪みは補正される。
実行され、入力信号Ｘの歪みは補正される。
この場合、自動等価の初期段階においては、最適等化状
態に急速に収束させるため、係数Ｃｉの補正率αが大き
な値α１にスイッチＳＷ１によって切替え設定されると
共に、Ｃｉの初期値ＣＯがスイッチＳＷ２によって切替
え設定される。そして、補正率αは最適等化状態に接近
した適宜のタイミングで小さな値α０に切替えられると
共に、各係数メモリ ２−１〜２−ｎに対する係数Ｃｉ
は加算器７の出力によって設定されるようになる。
態に急速に収束させるため、係数Ｃｉの補正率αが大き
な値α１にスイッチＳＷ１によって切替え設定されると
共に、Ｃｉの初期値ＣＯがスイッチＳＷ２によって切替
え設定される。そして、補正率αは最適等化状態に接近
した適宜のタイミングで小さな値α０に切替えられると
共に、各係数メモリ ２−１〜２−ｎに対する係数Ｃｉ
は加算器７の出力によって設定されるようになる。
［背景技術の問題点］
ところが、上記の構成では補正率αを自動等化の初期段
階と安定状態の２つの状態でのみＣ１とＣ０の２種類に
切替えるようにしている。従って、等化特性が安定した
後に入力信号が瞬断してその信号レベルが急変したとし
ても重み付け係数Ｃｉは更新される。このため、安定状
態に移行した後の等化特性が入力信号の瞬断によって維
持できなくなるという問題があった。
階と安定状態の２つの状態でのみＣ１とＣ０の２種類に
切替えるようにしている。従って、等化特性が安定した
後に入力信号が瞬断してその信号レベルが急変したとし
ても重み付け係数Ｃｉは更新される。このため、安定状
態に移行した後の等化特性が入力信号の瞬断によって維
持できなくなるという問題があった。
［発明の目的］
本発明の目的は上記欠点を除去し、入力信号の急変があ
っても安定状態の等化特性を維持することができる適応
形自動等化器を提供することを目的としている。
。
っても安定状態の等化特性を維持することができる適応
形自動等化器を提供することを目的としている。
。
［Ｒ明の１１
本発明は、重み付け係数Ｃｉの補正率αを入力信号レベ
ルの急変後置定状態に復帰するまでの間、零に切替え設
定するスイッチ手段を設けたことにより、上記目的を達
成するものである。
ルの急変後置定状態に復帰するまでの間、零に切替え設
定するスイッチ手段を設けたことにより、上記目的を達
成するものである。
［発明の実施例１
第１図は本発明の一実施例を示す回路図であり、従来構
成と基本的に異なる点は補正率αを与えるスイッチＳＷ
１の乗算器６の側に第３のスイッチＳＷ３を設け、入力
信号レベルが急変してから安定状態に復帰するまでの間
、乗算器６にα＝０の補正率を与えるようにしたことで
ある。
成と基本的に異なる点は補正率αを与えるスイッチＳＷ
１の乗算器６の側に第３のスイッチＳＷ３を設け、入力
信号レベルが急変してから安定状態に復帰するまでの間
、乗算器６にα＝０の補正率を与えるようにしたことで
ある。
この構成によれば、入力信号Ｘが急激なレベル変動を起
こしてから安定状態に復帰するまでの間、α＝０の補正
率が乗算器６に与えられるため、重み付け係数Ｃｉの修
正量ΔＣｉはΔＣ１＝０となり、Ｃｉはレベル変動前の
状態に維持される。そして、入力信号Ｘが安定状態に復
帰すると、スイッチＳＷ３はα＝０の側からスイッチＳ
Ｗ１の側に切替えられ、八〇ｉはスイッチＳＷ１から与
えられる補正率αによって制御されるようになる。
こしてから安定状態に復帰するまでの間、α＝０の補正
率が乗算器６に与えられるため、重み付け係数Ｃｉの修
正量ΔＣｉはΔＣ１＝０となり、Ｃｉはレベル変動前の
状態に維持される。そして、入力信号Ｘが安定状態に復
帰すると、スイッチＳＷ３はα＝０の側からスイッチＳ
Ｗ１の側に切替えられ、八〇ｉはスイッチＳＷ１から与
えられる補正率αによって制御されるようになる。
ところで、スイッチＳＷ３を切替えるための制御信号Ｃ
ＴＬは、入力信号Ｘの増幅利得を自動制御する自動利得
制御回路から容易に取出すことができる。すなわち、こ
の種の自動等生型を用いた変復調装置は、第２図に示す
ように入力信号Ｘを所定レベル範囲に増幅する自動利得
制御回路８と、増幅された入力信号Ｘを復調する復調器
９と、復調された入力信号の歪を補正する自動等化器１
０と、この等生型１０の出力信号と所望レベルの信号（
理想信号）との誤差を判定する判定器１１とを有してい
る。そして、初段の自動利得制御回路８は第３図にその
詳細を示しているように、可変ゲインアンプ８１と、こ
の可変ゲインアンプ８１の出力信号レベルを判定し、ゲ
イン制御回路８２に対し、増幅度を上げる信号ＵＰＩと
増幅度を下げる信号ＤＷＮ１を出力すると共に、これら
の信号ＵＰＩ 、ＤＷＮｌが両方ともオフになってから
一定時間後にいずれかがオンになるまで“１”、それ以
外は０″の信号ＳＥＬを出力する第１の判定回路８３と
を有している。さらに、可変ゲインアンプ８１の出力信
号の平均レベルを算出する２つのローパスフィルタ８４
．８５と、これらローパスフィルタ８４．８５の出力信
号のうち一方を前記判定回路８３の出力信号ＳＥＬによ
って選択出力するセレクタ８６と、セレクタ８６の出力
信号レベルを判定してゲイン制御回路８２の増幅度を上
げる信号ＵＰ２と下げる信号ＤＷＮ２とを出力する第２
の判定回路８７を有している。ここで、セレクタ８６は
信号ＳＥＬが１″のときにはローパスフィルタ８５の出
力信号を選択出力し、５ＥＬ＝“′Ｏｎのときには他方
のローパスフィルタ８４の出力信号を選択出力するよう
に構成され、またローパスフィルタ８５のカットオフ周
波数は他方のローパスフィルタ８４のカットオフ周波数
よりも低く設定され、ローパスフィルタ８５の方が感度
を高くしである。また、ゲイン制御回路８２に対する信
号ＵＰＩ 、ＤＷＮｌ 、およびＵＰ２゜ＤＷＮ２につ
いてはＬＩＰｌ 、ＤＷＮｌの方が増幅度の制御度合が
大きく、入力信号レベルが急変した場合には判定回路８
３の出力信号ＵＰＩまたはＤＷＮｌによって増幅度が急
速に可変される。このとき、判定回路８３は′１″の信
号ＳＥＬを出力し、セレクタ８６に感度の高い方のロー
パスフィルタ８５の出力信号を選択出力させ、第２の判
定回路８７に入力させる。これによって、この第２の判
定回路８７の出力信号ｔＪＰ２またはＤＷＮ２によって
可変ゲインアンプ８１の増幅度が微調整されるようにな
る。この結果、可変ゲインアンプ８１の出力信号レベル
が安定すると、判定回路８３の出力信号ＵＰ１ 、ＤＷ
Ｎｌはいずれもオフとなり、また信号ＳＥＬも゛０”に
なる。このため、この後はセレクタ８６はローパスフィ
ルタ８４の出力信号を選択出力し、また判定回路８７は
このローパスフィルタ８４の出力信号レベルの判定結果
によって可変ゲインアンプ８１に対する増幅度を微調整
するようになる。
ＴＬは、入力信号Ｘの増幅利得を自動制御する自動利得
制御回路から容易に取出すことができる。すなわち、こ
の種の自動等生型を用いた変復調装置は、第２図に示す
ように入力信号Ｘを所定レベル範囲に増幅する自動利得
制御回路８と、増幅された入力信号Ｘを復調する復調器
９と、復調された入力信号の歪を補正する自動等化器１
０と、この等生型１０の出力信号と所望レベルの信号（
理想信号）との誤差を判定する判定器１１とを有してい
る。そして、初段の自動利得制御回路８は第３図にその
詳細を示しているように、可変ゲインアンプ８１と、こ
の可変ゲインアンプ８１の出力信号レベルを判定し、ゲ
イン制御回路８２に対し、増幅度を上げる信号ＵＰＩと
増幅度を下げる信号ＤＷＮ１を出力すると共に、これら
の信号ＵＰＩ 、ＤＷＮｌが両方ともオフになってから
一定時間後にいずれかがオンになるまで“１”、それ以
外は０″の信号ＳＥＬを出力する第１の判定回路８３と
を有している。さらに、可変ゲインアンプ８１の出力信
号の平均レベルを算出する２つのローパスフィルタ８４
．８５と、これらローパスフィルタ８４．８５の出力信
号のうち一方を前記判定回路８３の出力信号ＳＥＬによ
って選択出力するセレクタ８６と、セレクタ８６の出力
信号レベルを判定してゲイン制御回路８２の増幅度を上
げる信号ＵＰ２と下げる信号ＤＷＮ２とを出力する第２
の判定回路８７を有している。ここで、セレクタ８６は
信号ＳＥＬが１″のときにはローパスフィルタ８５の出
力信号を選択出力し、５ＥＬ＝“′Ｏｎのときには他方
のローパスフィルタ８４の出力信号を選択出力するよう
に構成され、またローパスフィルタ８５のカットオフ周
波数は他方のローパスフィルタ８４のカットオフ周波数
よりも低く設定され、ローパスフィルタ８５の方が感度
を高くしである。また、ゲイン制御回路８２に対する信
号ＵＰＩ 、ＤＷＮｌ 、およびＵＰ２゜ＤＷＮ２につ
いてはＬＩＰｌ 、ＤＷＮｌの方が増幅度の制御度合が
大きく、入力信号レベルが急変した場合には判定回路８
３の出力信号ＵＰＩまたはＤＷＮｌによって増幅度が急
速に可変される。このとき、判定回路８３は′１″の信
号ＳＥＬを出力し、セレクタ８６に感度の高い方のロー
パスフィルタ８５の出力信号を選択出力させ、第２の判
定回路８７に入力させる。これによって、この第２の判
定回路８７の出力信号ｔＪＰ２またはＤＷＮ２によって
可変ゲインアンプ８１の増幅度が微調整されるようにな
る。この結果、可変ゲインアンプ８１の出力信号レベル
が安定すると、判定回路８３の出力信号ＵＰ１ 、ＤＷ
Ｎｌはいずれもオフとなり、また信号ＳＥＬも゛０”に
なる。このため、この後はセレクタ８６はローパスフィ
ルタ８４の出力信号を選択出力し、また判定回路８７は
このローパスフィルタ８４の出力信号レベルの判定結果
によって可変ゲインアンプ８１に対する増幅度を微調整
するようになる。
従って、判定回路８３の出力信号ＳＥＬをスイッチＳＷ
３を制御するための信号ＣＴＬとして利用することがで
きる。具体的には、信号ＳＥＬが“１″の時にスイッチ
ＳＷ３を補正率α＝０の側に切替えるようにすればよい
。
３を制御するための信号ＣＴＬとして利用することがで
きる。具体的には、信号ＳＥＬが“１″の時にスイッチ
ＳＷ３を補正率α＝０の側に切替えるようにすればよい
。
［発明の効果］
以上説明したように本発明によれば、重み付け係数Ｃｉ
の補正率αを入力信号レベルの急変後安定状態に復帰す
るまでの間、α＝０に切替えるようにしたため、入力信
号の瞬断等によって入力信号レベルが急変したとしても
急変前の安定状態における等化特性を維持することがで
き、入力信号レベルの復帰後に直ちに元の等化特性で自
動等化を行うことができるようになる。
の補正率αを入力信号レベルの急変後安定状態に復帰す
るまでの間、α＝０に切替えるようにしたため、入力信
号の瞬断等によって入力信号レベルが急変したとしても
急変前の安定状態における等化特性を維持することがで
き、入力信号レベルの復帰後に直ちに元の等化特性で自
動等化を行うことができるようになる。
第１図は本発明の一実施例を示す回路図、第２図は変復
調装置における自動等化器の周辺の構成を示す図、第３
図は自動利得制御回路の構成を示す図、第４図は従来の
適応形自動等化器の構成を示す図である。 １−１〜１−ｎ・・・信号メモリ、２−１〜２−ｎ・・
・係数メモリ、３・・・累積積和演算手段、４・・・演
輝手段、５゜６・・・乗１１！Ｌ７・・・加Ｉ！器、８
ｗ１〜ＳＷ３・・・スイッチ。 第２図 第３図 第４図
調装置における自動等化器の周辺の構成を示す図、第３
図は自動利得制御回路の構成を示す図、第４図は従来の
適応形自動等化器の構成を示す図である。 １−１〜１−ｎ・・・信号メモリ、２−１〜２−ｎ・・
・係数メモリ、３・・・累積積和演算手段、４・・・演
輝手段、５゜６・・・乗１１！Ｌ７・・・加Ｉ！器、８
ｗ１〜ＳＷ３・・・スイッチ。 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 入力信号を複数段階に遅延させる複数個の信号メモリと
、この信号メモリにそれぞれ対応して設けられ、各遅延
段階の入力信号に対する重み付け係数を記憶する複数個
の係数メモリと、前記信号メモリに記憶された入力信号
と前記係数メモリに記憶された重み付け係数とを入力信
号の各遅延段階別に乗算した後累計し、その累算結果に
基づく信号を入力信号の歪を補正した信号として出力す
る累積積和演算手段と、この累積積和演算手段で補正さ
れた入力信号と所望信号との誤差信号と前記信号メモリ
に記憶された信号の複素共役および前記重み付け係数の
補正率とを入力信号の各遅延段階別に乗算し、その乗算
値を前記係数メモリに記憶された各遅延段階の重み付け
係数の修正量として出力する演算手段とを備えた適応形
自動等化器において、 前記重み付け係数の補正率を入力信号の急変後安定状態
に復帰するまでの間、零に切替え設定するスイッチ手段
を設けたことを特徴とする適応形自動等化器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245204A JPS62104324A (ja) | 1985-10-31 | 1985-10-31 | 適応形自動等化器 |
| CA000521845A CA1257914A (en) | 1985-10-31 | 1986-10-30 | Adaptive automatic equalizer |
| US06/924,808 US4799180A (en) | 1985-10-31 | 1986-10-30 | Adaptive automatic equalizer |
| KR1019860009196A KR910000597B1 (ko) | 1985-10-31 | 1986-10-31 | 적응형 자동등화기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245204A JPS62104324A (ja) | 1985-10-31 | 1985-10-31 | 適応形自動等化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62104324A true JPS62104324A (ja) | 1987-05-14 |
Family
ID=17130171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60245204A Pending JPS62104324A (ja) | 1985-10-31 | 1985-10-31 | 適応形自動等化器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4799180A (ja) |
| JP (1) | JPS62104324A (ja) |
| KR (1) | KR910000597B1 (ja) |
| CA (1) | CA1257914A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04662A (ja) * | 1990-04-18 | 1992-01-06 | Matsushita Electric Ind Co Ltd | 学習機械 |
| JPH04114263A (ja) * | 1990-09-04 | 1992-04-15 | Matsushita Electric Ind Co Ltd | 学習機械 |
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| US5387568A (en) * | 1989-10-30 | 1995-02-07 | Fina Technology, Inc. | Preparation of metallocene catalysts for polymerization of olefins |
| US5293405A (en) * | 1991-10-31 | 1994-03-08 | International Business Machines Corp. | Adaptive equalization and regeneration system |
| JP3154427B2 (ja) * | 1992-03-16 | 2001-04-09 | キヤノン株式会社 | 等化装置 |
| US5418789A (en) * | 1992-10-14 | 1995-05-23 | International Business Machines Corporation | Fast communication link bit error rate estimator |
| US6760371B1 (en) * | 2000-03-22 | 2004-07-06 | The Boeing Company | Method and apparatus implementation of a zero forcing equalizer |
| US8838660B2 (en) * | 2010-12-20 | 2014-09-16 | Lsi Corporation | Systems and methods for reducing filter sensitivities |
Family Cites Families (8)
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|---|---|---|---|---|
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| IT1212993B (it) * | 1983-08-11 | 1989-12-07 | Sip | Equalizzatore adattivo per segnali numerici soggetti a distorsioni variabili nel tempo |
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| US4716577A (en) * | 1986-07-07 | 1987-12-29 | Rockwell International Corporation | Autoequalizer |
-
1985
- 1985-10-31 JP JP60245204A patent/JPS62104324A/ja active Pending
-
1986
- 1986-10-30 US US06/924,808 patent/US4799180A/en not_active Expired - Fee Related
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- 1986-10-31 KR KR1019860009196A patent/KR910000597B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04662A (ja) * | 1990-04-18 | 1992-01-06 | Matsushita Electric Ind Co Ltd | 学習機械 |
| JPH04114263A (ja) * | 1990-09-04 | 1992-04-15 | Matsushita Electric Ind Co Ltd | 学習機械 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910000597B1 (ko) | 1991-01-26 |
| CA1257914A (en) | 1989-07-25 |
| US4799180A (en) | 1989-01-17 |
| KR870004585A (ko) | 1987-05-11 |
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