JPS62102531A - Etching method - Google Patents
Etching methodInfo
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- JPS62102531A JPS62102531A JP24243485A JP24243485A JPS62102531A JP S62102531 A JPS62102531 A JP S62102531A JP 24243485 A JP24243485 A JP 24243485A JP 24243485 A JP24243485 A JP 24243485A JP S62102531 A JPS62102531 A JP S62102531A
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Abstract
Description
【発明の詳細な説明】 本発明エツチング方法を以下の項目に従って説明する。[Detailed description of the invention] The etching method of the present invention will be explained according to the following items.
Ａ、産業上の利用分野
８０発明の概要
Ｃ９従来技術
り１発明が解決しようとする問題点
Ｅ０問題点を解決するだめの手段
Ｆ１作用
Ｇ、実施例［第１図、第２図］
ａ、−の実施例［第１図］
ｂ、他の実施例［第２図コ
８１発明の効果
（Ａ、産業上の利用分野）
本発明は新規なエツチング方法、特に配線間等の間隔を
フォトリングラフィ技術の限界を越えて小さくすること
ができ、また、イ蚊小なエツチングパターンを正確に形
成することのできるエツチング方法を提供しようとする
ものである。A. Industrial fields of application 80 Summary of the invention C9 Prior art 1 Problems to be solved by the invention E0 Means for solving the problems F1 Effects G. Examples [Figures 1 and 2] a. - Embodiments [Fig. 1] b. Other embodiments [Fig. 2] 81 Effects of the invention (A. Field of industrial application) The present invention is a novel etching method, in particular, a method for photo-reducing the spacing between wires, etc. The object of the present invention is to provide an etching method that can be made smaller than the limits of graphic technology and that can accurately form extremely small etching patterns.
（Ｂ、発明の概要）
本発明エツチング方法は、フォトリングラフィ技術の限
界を越えて配線等の間隔を小さくすることができるよう
にし、また、微小なエツチング部を所望パターン通り正
確に形成することができるようにするため、被エツチン
グ物表面に第１のマスク層を形成し、その後その被エツ
チング物表面に第１のマスク層と異なるパターンを有す
る第２のマスク層を形成し、その２つのマスク層をマス
クとして被エツチング物を選択的にエツチングするもの
である。(B. Summary of the Invention) The etching method of the present invention makes it possible to reduce the spacing between wirings, etc. beyond the limits of photolithography technology, and also to accurately form minute etched portions in a desired pattern. In order to make etching possible, a first mask layer is formed on the surface of the object to be etched, and then a second mask layer having a pattern different from that of the first mask layer is formed on the surface of the object to be etched. The object to be etched is selectively etched using the mask layer as a mask.
（Ｃ，従来技術）
ＩＣ，ＬＳＩ等の製造に活用されるフォトリングラフィ
は、被エツチング物表面にレジスト膜を形成し、該レジ
スト膜に例えば所定のパターンを有するパターンマスク
を介して露光用の光を照射する等してレジスト膜を選択
的に感光させ、そして、レジスト膜の感光部分又は非感
光部分を除去する現像処理を行い、現像処理後に残存す
るレジスト膜をマスクとして被エツチング物をエツチン
グするものであり、比較的高い加工精度を有している。(C, Prior Art) Photolithography, which is used in the manufacture of ICs, LSIs, etc., forms a resist film on the surface of an object to be etched, and then exposes the resist film to, for example, a pattern mask having a predetermined pattern. The resist film is selectively exposed to light by irradiation with light, and then a development process is performed to remove the exposed or non-exposed areas of the resist film, and the object to be etched is etched using the resist film that remains after the development process as a mask. It has relatively high processing accuracy.
（Ｄ、発明が解決しようとする間、凹点）フォトリング
ラフィは比較的高い加工精度を有するけれども、半導体
技術の発達は半導体装置に非常に高い集積化を求めフォ
トリングラフィがそれに応えることが難しくなりつつあ
る。この点について具体的に説明すると１例えば、トラ
ンジスタ等はその素子領域を小さくすることは比較的容
易であるが配線形成領域は小さくすることが難しいので
、トランジスタ等の微小化に伴って配線形成領域の大き
さがチップサイズを決定することになる。そして、配線
を上述した普通のフォトリングラフィによっであるパタ
ーンルールで形成したとすると配線間の間隔は配線の幅
よりも狭くすることができないので、配線のライン／ス
ペースのためにチップサイズを小さくすることが制約さ
れてしまうことになる０例えば、ｌｊＬｍルールの下で
は配線幅が１ルｍであるのに対して配線間の間隔もｌｐ
ｍ必要となる。そこで、その配線間の間隔をフォトリソ
グラフィの限界を越えてより小さくして、素子間配線の
高密度化を図り、チップサイズの小型化を図ることが求
められていた。(D, while the invention is trying to solve the problem) Although photolithography has relatively high processing accuracy, the development of semiconductor technology requires extremely high integration in semiconductor devices, and photolithography is unable to meet this demand. It's getting difficult. To explain this point specifically, 1. For example, it is relatively easy to reduce the element area of a transistor, etc., but it is difficult to reduce the wiring formation area. The size of will determine the chip size. If the wiring is formed using the above-mentioned ordinary photolithography according to a certain pattern rule, the spacing between the wiring cannot be narrower than the width of the wiring, so the chip size must be adjusted to accommodate the wiring line/space. For example, under the ljLm rule, the wiring width is 1lm, but the spacing between wirings is also lp.
m is required. Therefore, there has been a need to reduce the spacing between the wirings beyond the limits of photolithography, thereby increasing the density of the wiring between elements and reducing the chip size.
また、普通のフォトリングラフィではエツチングする部
分、例えば、コンタクトホール等が小さくなると露光の
際の露光賃変動、光の漏れ、まわり込み、あるいはレジ
スト膜の特性等から所望のパターンを得ることが難しい
。特に、例えば四角い形状の微小なコンタクトホールを
形成しようとすると角部がとれた稍丸みのある形状のコ
ンタクトホールができてしまい、コンタクトホールの断
面積が所望の値にならないというようなことも起きた。In addition, in ordinary photolithography, if the etched area, such as a contact hole, becomes small, it is difficult to obtain the desired pattern due to exposure rate fluctuations during exposure, light leakage, wraparound, or resist film characteristics. . In particular, if you try to form a small square contact hole, for example, you will end up with a slightly rounded contact hole with rounded corners, and the cross-sectional area of the contact hole may not reach the desired value. Ta.
本発明は上記問題点を解決すべく為されたもので、フォ
トリングラフィ技術の限界を越えて配線等の間隔を小さ
くすることができるようにし、また、微小なエツチング
部を正確なパターンで形成することができるようにする
ことを目的とするものである。The present invention has been made to solve the above problems, and it is possible to reduce the spacing between wirings, etc. beyond the limits of photolithography technology, and also to form minute etched parts in accurate patterns. The purpose is to make it possible to do so.
（Ｅ、問題点を解決するための手段）
本発明エツチング方法は、上記問題点を解決するため、
被エツチング物表面に第１のマスク層を形成し、更にそ
の被エツチング物表面に第１のマスク層と異なるパター
ンを有する第２のマスク層を形成し、その後その２つの
マスク層をマスクとして被エツチング物をエツチングす
ることを特徴とする。(E. Means for solving the problems) In order to solve the above problems, the etching method of the present invention has the following steps:
A first mask layer is formed on the surface of the object to be etched, a second mask layer having a pattern different from that of the first mask layer is further formed on the surface of the object to be etched, and then the two mask layers are used as masks. It is characterized by etching an etched object.
（Ｆ、作用）
本発明エツチング方法によれば、互いにパターンの異な
る２つのマスク層をマスクとして被エツチング物をエツ
チングするので、各マスク層をそれぞれ同じパターンル
ールで形成してもその２つのマスク層の、−＜ターンの
違え方により配線等の間隔をそのパターンルールで決ま
る大きさよりも小さくすることができる。(F. Effect) According to the etching method of the present invention, the object to be etched is etched using two mask layers with different patterns as masks, so even if each mask layer is formed using the same pattern rule, the two mask layers By changing the -< turns of , it is possible to make the spacing between wires, etc. smaller than the size determined by the pattern rule.
また、本発明エツチング方法によれば、第１のマスク層
によるマスクパターン部と第２のマスク層によるマスク
パターン部とを交差させるようにしてその２種のマスク
パターン部によって角のある微小なコンタクトホール等
を形成するための開口を形成することができるので、角
のあるコンタクトホール等も所望どおりの形状に再現性
良く形成することができる。Further, according to the etching method of the present invention, the mask pattern portion formed by the first mask layer and the mask pattern portion formed by the second mask layer are made to intersect with each other, and the two types of mask pattern portions form angular minute contacts. Since an opening for forming a hole etc. can be formed, even a contact hole etc. with an angle can be formed in a desired shape with good reproducibility.
（Ｇ、実施例）［第１図、第２図］
以下に、本発明エツチング方法を添附図面に示した実施
例に従って説明する。(G, Example) [Figures 1 and 2] The etching method of the present invention will be described below according to the examples shown in the accompanying drawings.
（ａ、−の実施例）［第１図〕
第１図（Ａ）乃至（Ｆ）は本発明エツチング方法の実施
の一例を工程順に示すものである。(Embodiments a and -) [Fig. 1] Fig. 1 (A) to (F) show an example of the implementation of the etching method of the present invention in the order of steps.
（Ａ）基板１上の被エツチング物たる配線形成用アルミ
ニウム膜２の表面にアルミニウム膜２に対してエツチン
グ選択比の高い材料例えばシリコンナイトライドＳｉＮ
からなる第１のマスク層３を形成する。第１図（Ａ）は
第１のマスク層３形成後の状態を示す。(A) The surface of the aluminum film 2 for wiring formation, which is the object to be etched on the substrate 1, is etched with a material having a high etching selectivity to the aluminum film 2, such as silicon nitride Si.
A first mask layer 3 is formed. FIG. 1(A) shows the state after the first mask layer 3 is formed.
（Ｂ）次いで、上記第１のマスク層３上にフォトレジス
ト膜４を選択的に形成する。このレジスト膜４は例工ば
Ｉｇｍのパターンルールで形成する場合、配線間に相当
するスペース部分４ａの幅（ｔＲ幅）は少なくとも１７
ｚｍはあることになる。(B) Next, a photoresist film 4 is selectively formed on the first mask layer 3. For example, when this resist film 4 is formed according to the Igm pattern rule, the width (tR width) of the space portion 4a corresponding to the wiring is at least 17
There will be zm.
第１図（Ｂ）はレジスト膜４形成後の状態を示す。FIG. 1(B) shows the state after the resist film 4 is formed.
（Ｃ）次いで、上記レジスト膜４をマスクとして第１の
マスク層３をエツチングする。３ａはこのエツチングに
よって形成された開口であり、その開口３ａの幅は少な
くともｌｐｍはある。第１図（Ｃ）はそのエツチング後
の状態を示す。(C) Next, the first mask layer 3 is etched using the resist film 4 as a mask. 3a is an opening formed by this etching, and the width of the opening 3a is at least lpm. FIG. 1(C) shows the state after etching.
（Ｄ）次いで、アルミニウム膜２の表面に第２のマスク
層たるレジスト膜５を選択的に形成する。該レジスト膜
５は第１のマスクＲ４とはパターンが異なっており、６
はそのレジスト膜５の開口である０本実施例においては
、レジスト膜５の内側面と、開口６内の第１のマスク層
３の外側面との間に０．５ｐｍの幅を有する開ロアが形
成されるようになっている。第１図（Ｄ）はレジスト膜
５形成後の状態を示す。(D) Next, a resist film 5 as a second mask layer is selectively formed on the surface of the aluminum film 2. The resist film 5 has a pattern different from that of the first mask R4;
is the opening in the resist film 5. In this embodiment, an open lower opening having a width of 0.5 pm is formed between the inner surface of the resist film 5 and the outer surface of the first mask layer 3 in the opening 6. is starting to form. FIG. 1(D) shows the state after the resist film 5 is formed.
（Ｅ）上記第１のマスク層３及び第２のマスク層（レジ
スト膜）５をマスクとしてアルミニウム膜２をエツチン
グすることによりアルミニウムからなる配線を形成する
。これによって、配線間の間隔が０．５１Ｌｍの配線を
形成することができる。第１図（Ｅ）はエツチング後の
状態を示す。(E) Wiring made of aluminum is formed by etching the aluminum film 2 using the first mask layer 3 and the second mask layer (resist film) 5 as masks. As a result, it is possible to form wires with an interval of 0.51 Lm between the wires. FIG. 1(E) shows the state after etching.
２ａは配線間のスペース部分を示す。2a indicates a space between wirings.
（Ｆ）その後、第２のマスク層５を除去する。(F) After that, the second mask layer 5 is removed.
同図（Ｆ）は第２のマスク層５除去後の状態を示す。FIG. 5(F) shows the state after the second mask layer 5 is removed.
このように第１図に示したエツチング方法によれば、第
１のマスク層３と第２のマスク層たるレジスト膜５との
パターンの違え方によって通常のフォトリソグラフィ技
術におけるパターンルール（例えば、ＩＪＬｍルール）
により決定される配線の最小間隔（例えばＩｇｍ）より
も小さな配線間隔（例えば０ 、５ ｐｍ）を実現する
ことができる。従って、配線領域（配線と配線間のスペ
ース部分とを含んだ領域）を小さくすることができ、延
いては半導体チップのチップサイズを小さくすることが
できる。As described above, according to the etching method shown in FIG. 1, the pattern rules (for example, IJL m rule)
It is possible to realize a wiring spacing (for example, 0.5 pm) smaller than the minimum wiring spacing (for example, Igm) determined by . Therefore, the wiring area (the area including the wiring and the space between the wirings) can be reduced, and the chip size of the semiconductor chip can be reduced.
（ｂ、他の実施例）［第２図］
本発明エツチング方法は配線形成のための配線形成材料
に対する選択的エツチングだけでなく、角のある例えば
四角い形状の開口を形成するためのエツチングにも有効
である。第２図はそのような開口を形成する場合を示す
ものであり、被エツチング物８上には第１のマスク層３
が形成され、更に、第１のマスク層３が形成された被エ
ツチング物８の表面上にはその第１のマスク層３と直交
するように第２のマスク層５が形成されており、この第
１のマスク層３と第２のマスク層５によって四角形の開
口９．９、Φ・争（格子状のハンチングで示す部分）が
形成される。従って、第２図に示した状態で＠１のマス
ク層３及び第２のマスク層５をマスクとして被エツチン
グ物８に対してエツチングすることにより被エツチング
物８に四角形の開口を形成することができる。このよう
な、本発明エツチング方法により矩形状の開口を形成す
ることとすれば、単純なフォトリングラフィ技術により
微小な矩形開口を形成しようとした場合におけるところ
の開口の角部が丸味を帯びてしまうという従来の問題点
を回避することができる。(b, Other Examples) [Figure 2] The etching method of the present invention is applicable not only to selective etching of a wiring forming material for forming wiring, but also to etching to form an opening with corners, for example, a square shape. It is valid. FIG. 2 shows the case of forming such an opening, in which a first mask layer 3 is formed on the object 8 to be etched.
A second mask layer 5 is formed on the surface of the object to be etched 8 on which the first mask layer 3 is formed so as to be orthogonal to the first mask layer 3. The first mask layer 3 and the second mask layer 5 form a rectangular opening 9.9, a square opening (portion shown by a lattice-like hunting). Therefore, by etching the object 8 to be etched using the mask layer 3 of @1 and the second mask layer 5 as masks in the state shown in FIG. 2, a rectangular opening can be formed in the object 8 to be etched. can. If a rectangular opening is formed using the etching method of the present invention, the corners of the opening will be rounded when forming a minute rectangular opening using a simple photolithography technique. It is possible to avoid the conventional problem of storage.
（Ｈ，発明の効果）
以上に述べたところから明らかなように、本発明エツチ
ング方法は、被エツチング物の表面に該被エツチング物
に対するエツチング選択比の高い材料からなる第１のマ
スク層を選択的に形成する工程と、上記被エツチング物
の第１のマスク層が形成された表面に第１のマスク層と
異なるパターンを有し上記被エツチング物に対するエツ
チング選択比の高い材料からなる第２のマスク層を形成
する工程と、上記第１のマスク層及び第２のマスク層を
マスクとして被エツチング物をエツチングする工程と、
からなることを特徴とする。(H, Effect of the Invention) As is clear from the above description, the etching method of the present invention selects a first mask layer made of a material with a high etching selectivity to the object to be etched on the surface of the object to be etched. a second mask layer formed of a material having a pattern different from that of the first mask layer on the surface of the object to be etched on which the first mask layer is formed and having a high etching selectivity with respect to the object to be etched; a step of forming a mask layer; a step of etching the object to be etched using the first mask layer and the second mask layer as masks;
It is characterized by consisting of.
従って、本発明エツチング方法によれば、互いにパター
ンの異なる２つのマスク層により被エツチング物をエツ
チングするので、各マスク層をそれぞれ同じパターンル
ールで形成してもその２つのマスク層のパターンの違え
方によて配線等の間隔をそのパターンルールで決まる大
きさよりも小さくすることができる。Therefore, according to the etching method of the present invention, since the object to be etched is etched using two mask layers having different patterns, even if each mask layer is formed according to the same pattern rule, the patterns of the two mask layers may be different. This allows the spacing between wires, etc. to be smaller than the size determined by the pattern rule.
また、本発明エツチング方法によれば、第１のマスク層
によるマスクパターン部と第２のマスク層によるマスク
パターン部とを交差させるようにしてその２種のマスク
パターン部によって角のある微小なコンタクトホール等
を形成するための開口を形成することができるので、角
のあるコンタクトホール等も所望どおりの形状に再現性
良く形成することができる。Further, according to the etching method of the present invention, the mask pattern portion formed by the first mask layer and the mask pattern portion formed by the second mask layer are made to intersect with each other, and the two types of mask pattern portions form angular minute contacts. Since an opening for forming a hole etc. can be formed, even a contact hole etc. with an angle can be formed in a desired shape with good reproducibility.
第１図（Ａ）乃至（Ｆ）は本発明エツチング方法の実施
の一例を工程順に示す断面図、第２図は本発明エツチン
グ方法の他の実施例を説明するための平面図である。
符号の説明
２．８・・・被エツチング物、
３壷・・第１のマスク層、
５・φ１１第２のマスク層
（Ｅ）
ＣＦ＞
第２１１！ＪFIGS. 1A to 1F are cross-sectional views illustrating an embodiment of the etching method of the present invention in the order of steps, and FIG. 2 is a plan view for explaining another embodiment of the etching method of the present invention. Explanation of symbols 2.8...Object to be etched, 3..First mask layer, 5.φ11 Second mask layer (E) CF> 211th! J
Claims (1)
てエッチング選択比の高い材料からなる第１のマスク層
を選択的に形成する工程と、上記被エッチング物の第１
のマスク層が形成された表面に第１のマスク層と異なる
パターンを有し上記被エッチング物に対してエッチング
選択比の高い材料からなる第２のマスク層を形成する工
程と、 上記第１のマスク層及び第２のマスク層をマスクとして
被エッチング物をエッチングする工程と、 からなることを特徴とするエッチング方法(1) A step of selectively forming a first mask layer made of a material having a high etching selectivity with respect to the object to be etched on the surface of the object to be etched;
forming a second mask layer made of a material having a pattern different from that of the first mask layer and having a high etching selectivity with respect to the object to be etched on the surface on which the mask layer is formed; An etching method comprising: etching an object to be etched using a mask layer and a second mask layer as masks.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242434A JPH0795543B2 (en) | 1985-10-29 | 1985-10-29 | Etching method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242434A JPH0795543B2 (en) | 1985-10-29 | 1985-10-29 | Etching method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62102531A true JPS62102531A (en) | 1987-05-13 |
| JPH0795543B2 JPH0795543B2 (en) | 1995-10-11 |
Family
ID=17089035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60242434A Expired - Lifetime JPH0795543B2 (en) | 1985-10-29 | 1985-10-29 | Etching method |
Country Status (1)
| Country | Link |
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| EXPY | Cancellation because of completion of term |