JPS62100032A - 直並列変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は直並列変換器（５ｅｒｉａｌ−ｔｏ−ｐａｒａ
ｌ　１ｅｔｃｏｎｖｅｒｔｅｒ　）に関し、且つ特定的
には、例えば１Ｇｂ／ｓ（ギガピッ８７秒）以上の所定
のビットレートを有している高速直列ビットストリーム
に適応するような変換器に関する。

従来の技術及び発明が解決しようとする問題点シフトレ
ジスタを形成するために順次に接続されており、直列ビ
ットストリーム及び対応する周波数のクロック信号が印
加される複数のデータラッチと、シフトレジスタの個々
のラッチから並列にピットをラッチ（＋ａｔｃｈ）する
並列データラッチとを具備している直並列変換器を提供
することがよく知られている。シフトレジスタの各々の
データラッチは典型的にＤ型フリップフロップを具備し
ており、そして並列データラッチは複数のそのようなノ
リツブフロップを具備することができる。

このような直並列変換器は多くの適用に対して有効であ
り且つ実用的であるが、例えば１ギガビット／秒以上の
非常に高いビットレートを有している直列ビットストリ
ームに適応する必要があるとき問題を生ずる。このよう
な高いビットレートは高速光ファイバ伝送システムの如
き高速伝送システムに生ずる。これ等の問題の３つを以
下に概略的に説明する。

第１に、シフトレジスタは、その動作をシフトレジスタ
の各々のラッチ、又はステージを通る伝幡遅延（ｐｒｏ
ｐａｇａｔｉｏｎ　ｄｅｌａｙ　＞よりも大きい各々の
データビットの継続時間（ｄｔｌｒａｔｉｏｎ）に依存
している。１ギガビット／秒を超えるビットレートに対
して、ビット継続時間は１ナノ秒（ｎａｎｏｓｅ−ｃｏ
ｎｄ　）よりも少く、これはシフトレジスタステージを
通る典型的な伝幡遅延よりも少いのでシフトレジスタは
正確に動作しない。

第２に、シフトレジスタクロックラインがシフトレジス
タラッチのすべてのクロック入力に結合されている。例
えば、８つのラッチがあって、各々のクロック入力が５
ｐＦ（ピコファラッド）の典型的なキャパシタンスを有
しており、全キャパシタンス４０ｐＦを与えていること
がある。１ギガヘルツ（１ＧＨ２）以上のクロック周波
数において必要である速い信号立上り時間（ｒｉｓｉｎ
ｇｔｔｍｅ）を維持しながらこのようなキャパシタンス
をドライブすることは非常に難しい。

第３に、並列データラッチによってラッチされるべき並
列データは１ビット周期（ｂｉｔ　ｐｅｒｉｏｄ）に対
してシフトレジスタの出力においてのみ安定である。従
って、この並列データラッチは極めて速いセットアツプ
（ｓｅｔ　ｕｐ＞及びホールドＢＩＢ（ｈｏｌｄ　ｔｉ
ｍｅ　）要件を満たさなければならない。

より小さい伝幅遅延及び入力キャパシタンスと、速いセ
ットアツプ及びホールド時間を備えたデータラッチ及び
シフトレジスタが結局利用可能となることが考えられる
が、同様に、伝送速度が増加するので、これ等の問題が
残りそして多分非常に重大なこととなることも考えられ
る。

従って、本発明の目的は上記に略述した問題が減少され
るか又は除かれる改良された直並列変換器を提供するこ
とである。

問題点を解決するための手段 本発明によれば、各々がクロック入力、データ入力、デ
ータ出力を有している複数のｎデータラッチと；データ
ラッチのデータ入力及びクロック入力にそれぞれ結合さ
れた第１及び第２の遅延ラインと；所定のビットレート
Ｎを有している直列ビットストリームを第１の遅延ライ
ンの１方の端に供給し、且つ周波数Ｎ／ｎを有している
クロック信号を第２の遅延ラインの反対の端に供給する
手段と、並列ビットをデータラッチのデータ出力から引
き出す手段とを具備していて、該遅延ラインが、任意の
２つの隣接するラッチのデータ入力とクロック入力との
間の２つの遅延ラインによって提供される全遅延が１／
Ｎであり、そして交互のデータラッチのそれぞれの入力
間の各々のｉ！！延ラクライン供される全遅延が１／Ｎ
であるように遅延を提供する遅延要素を具備しているこ
とを特徴とする直並列変換器が提供される。

従って、本発明によれば、直列ビットは直列ヒツトスト
リーム及び比較的減少した周波数のクロック信号の双方
に対して遅延ラインによって提供された遅延によって決
定された時間にデータラッチ内にラッチされ、これ等は
遅延ラインを経て反対方向にデータラッチに供給される
。従って、データラッチの入力キャパシタンスは遅延ラ
インに沿って分布され、従って信号の立上り時間はひど
く劣化（ｄｅｇｒａｄｅ　）されず、そしてデータラッ
チの出力における並列データビットは約ｎ／２ビット明
間の大きな期間の間安定である。従って、速いセットア
ツプ及びホールド時間を備えたデータラッチはハイビッ
トレートでビットをラッチする必要があるが、速いデー
タラッチ出力からの並列データをラッチするためにより
遅いラッチが使用されることができる。

各々の遅延ラインはデータラッチのそれぞれの入力間に
直列に結合されたロー１遅延要素を具備するのが好都合
であり、各々の遅延ラインの各々の遅延要素は好ましく
は１／２Ｎの遅延を提供していて、これによって遅延要
素のすべてが半ビツト周期の同じ遅延を提供する。

あるいはまた、各々の遅延ラインは交互に、１／Ｎの遅
延を提供する遅延要素と、隣接するデータラッチのそれ
ぞれの入力間の直接結線（即ち無視できる僅かな遅延を
提供する結線）とを具備することができる。

この変換器は１ギガビット／秒（Ｇｂ　／ｓ　＞よりも
大きいビットレートＮを有する直列ヒツトストリームに
使用されるのが望ましく、この場合には各々の遅延要素
は前者の場合には５００ｐｓ（ｐｉｃＯ３ｅ（Ｏｎ（１
，ピコ秒）ヨリ少イ遅延ヲ提供シ、後者の場合には１　
ｎｓ　（ｎａｎｏｓｅｃｏｎｄ、ナノ秒）より少い遅延
を提供する。いづれの場合でも、各々の遅延ラインは好
ましくはその実効特性インピーダンスで終端された伝送
ラインを具備するのが好ましい。

実　　施　　例 本発明は添付図面を参照して以下の説明から更によく理
解されるであろう。

第１図を参照すると、ライン１０に入って来る直列デー
タを８ビツトワイドデータラツチ（ｗｉｄｅｄａｔａ　
１ａｔｃｈ）　１２から出る８ビット並列データに変換
する直並列変換器が例示されている。この変換器は、例
えば本発明では例えば１．２２８Ｇｂ／Ｓであると仮定
されている所定のヒツトレートで入って来る直列データ
を変換するように意図されており、このビットレートが
以下に説明する如く変換器内の遅延要素によって提供さ
れる遅延を決定する。ライン１４上の、この所定のビッ
トレートに対応している、１．２２８ＧＨ２の周波数に
おける入クロック信号ＣＬＯＣＫは、変換器の並列ビッ
トステージの数、この場合８に等しいフアクタによって
分周回路１６内で分周されて、ライン１日上に変換器ク
ロック信号ＣＣ及びライン２０上にその補数（ｃｏｍｐ
ｌｅｍｅｎｔ）　−ＣＣを生成する。

この変換器自身は各々がデータ人力Ｄ、クロック人力Ｃ
、データ出力Ｑを有しているＤ型フリップフロップ２１
乃至２８によって構成された８つのデータラッチと、各
々がそれぞれ７つの遅延要素３１乃至３７及び４１乃至
４７を具備している２つの遅延ライン３０及び４０とを
具備している。

遅延ライン３０の遅延要素は隣接するフリップフロップ
のデータ人力りの間に直列に接続されている；従って例
えば遅延要素３１は隣接するフリップフロップ２１と２
２のデータ人力りの間に接続されており、そして遅延要
素３２は隣接するフリップフロップ２２と２３のデータ
入力りの間に接続されている。同様に、遅延ライン４０
の遅延要素は隣接するフリップフロップのクロック入力
の間に直列に接続されている；従って例えば遅延要素４
１は隣接するフリップフロップ２１と２２のクロック人
力Ｃの間に接続されている。フリップフロップ２１乃至
２Ｂのデータ出力Ｑはデータラッチ（ｄａｔａ　１ａｔ
ｃｈ）　１２のそれぞれの入力に接続されている。

直列データライン１０及び変換器クロック信号ＣＣライ
ン１８はそれぞれ遅延ライン３０及び４０の対向する端
に接続されている。従って例示された如く、ライン１０
は遅延要素３７及びフリップフロップ２８のデータ人力
りに接続されており、そしてライン１８は遅延要素４１
及びフリップフロップ２１のクロック人力Ｃに接続され
ている。遅延要素３１乃至３７及び４１乃至４７はライ
ン１０上の直列データ信号のビット周期の半分の遅延、
即ち１．２２８Ｇｂ／ｓにおいて４０７ｐｓを提供する
。遅延要素３１乃至３７及び４１乃至４７は、例えばそ
れぞれ遅延ライン３０及び４０を構成している、ストリ
ップライン（Ｓｔｒｉｐ−１ｉｎｅ）の如き、伝送ライ
ンの部分であり、前記遅延ライン３０及び４０は、公知
の方法で反射（ｒｅｆｌｅｃｔｉｏｎ）を除去するため
に、それぞれインピーダンス３８及び４８によって表わ
された、それ等の実効特性インピーダンスを用いてそれ
等の遠く離れた端において終端されている。

従って、ライン１０上の直列データ信号はフリップフロ
ップ２８に対して遅延なく、そしてフリップフロップ２
７乃至２１に対して半ビツト周期遅延（ｈａｌｆ−ｂｉ
ｔ　ｐｅｒｉｏｄ　ｄｅｌａｙ　）の整数倍（ｉｔｅ−
ｇｒａｌ　ｍｕｌｔｉｐｌｅｓ）を増加して印加され、
これに対してライン１８上の変換器クロック信号ＣＣは
フリップフロップ２１に対して遅延なく、そしてフリッ
プフロップ２２乃至２８に対して半ビツト周期遅延の倍
数だけ増加して印加されることは理解されるであろう。

その結果、直列データ信号の８つの連続ビットは、４よ
り少ないビット周期の直列データ信号でそれぞれフリッ
プフロップ２１乃至２８内にラッチされ、そしてフリッ
プフロップの出力Ｑにおける対応するビットは、直列デ
′−タ信号の次の４つのビット周期の間安定を保ち、こ
の時間中に、前記ビットはデータラッチ１２のクロック
入力にＣＫに印加される信号−〇〇−によってデータラ
ッチ１２内にラッチされる。信号−ＣＣは１３／４ビツ
ト、即ち本実施例では１．４３ナノ秒（ｎｓ）だけ遅延
要素５ｏ内で遅延されて信号−〇Ｃ−を生成する。

これは、信号、データ（ライン１０上の）、クロックＣ
Ｃ及び−ＣＣ′を例示している第２図を参照して下記の
説明から更に理解されるであろう。

第２図はまた信号ＣＣを遅延することによってそれぞれ
遅延要素４１及び４７の出力側に生成される遅延された
信号ＣＣＩ及びＣＣ７を例示している；同様であるが不
同に遅延された信号が遅延要素４２乃至４６の出力側に
生成される。更に、第２図はそれぞれフリップフロップ
２１乃至２８の出力Ｑにおいて生成される信号Ｑ２１乃
至０２８を示している。

ライン１０上の直列データはビットＤ］乃至Ｏ８、Ｄｌ
−乃至Ｄ４＝・・・を具備する如く第２図に示されてお
り、各々のビットは任意の２進値を有している。ライン
１０上のビットＤ１のスタート後４ピット周期である時
間ｔ１において、従ってビットＤ１の中央の点がフリッ
プフロップ２１のデータ人力りに存在するとき、信号Ｃ
Ｃは、信号Ｑ２１によって示された如く、このビットを
このフリップ７０ツブ内にラッチするために立上る（ｒ
ｉｓｅ）。半ビツト周期後時間ｔ２において、信号ＣＣ
Ｉは、信号Ｑ２２によって示された如く、ビットＤ２を
フリップフロップ２２にラッチするために立上り、ビッ
トＤ２の中央の点はこのときフリップフロップ２２のデ
ータ人力りに存在する同様に、データビットＤ３乃至Ｄ
８は、それぞれ信号Ｏ２３乃至Ｑ２８によって示された
如く、それぞれ時間【３乃至ｔ８においてそれぞれフリ
ップフロップ２３乃至２８内にラッチされる。

このようにしてデータビットＤ１乃至Ｄ８は時間ｔ１か
ら時間ｔ８の期間中にそれぞれフリップフロップ２１乃
至２８内にラッチされ、そしてフリップフロップの出力
は、このサイクルが、データビットＤ１′乃至Ｄ４−に
対して、時間で−において繰返してスタートするまで、
安定している。

時間ｔ８から時間ｔ１′までのこの安定期間の中間にお
いて、時間ｔ９のとき、信号−ＣＣ−はデータビットＤ
１乃至Ｄ８を並列にデータラッチ１２内にラッチするた
めに立上っている。かくてデータラッチ１２は、各々が
８１４１）Ｓのビット周期を有しているデータビットを
ラッチしなければならないデータラッチ、又はフリップ
フロップ２１乃至２８に比べて、比較的遅いラッチであ
ることができる。例えば、フリップ７０ツブ２１乃至２
８　ハフ　エフチャイルド（Ｆ　ａｉｒｃｈｉｌｄ）形
１１ＣＯ６データラツチであることができる。

上記の説明から、フリップフロップ２１乃至２８は変換
器クロック信号ＣＣの周波数、即ち１゜２２８ＧＨｚよ
りもむしろ１５３゜ＭＨ２でクロックされ、そしてデー
タビットはこれ等のフリップフロップを通りシフトレジ
スタの方式でシフトされないので、これ等のフリップ７
０ツブの伝帳遅延でなく、セットアツプ及びホールド時
間（ｈｏｌｃｌ　ｔｉｍｅｓ）のみが重要であると理解
されるべきである。

更に、フリップフロップの入力キャパシタンスは遅延ラ
イン３０及び４０に沿って分布されるので、従って信号
ＣＣもデータもこれ等の入力の比較的高い、全（ｌｕｍ
ｐｅｄ）キャパシタンスをドライブする必要がない。分
布された（　ｄｉｓｔｒｉｂｕｔｅｄ　）入力キャパシ
タンスは遅延ラインを構成する伝送ラインの実効特性イ
ンピーダンスを減少する効果を有しており、且つインピ
ーダンス３８又は４８の適切な選択によって適応される
ことができる。

本発明は上記の特定の実施態様に限定されず、そして多
くの変化を行なうことができる、例えば、ステージの数
、従って並列データラッチから得られる並列ビット数、
信号ＣＣ及び−ＣＣ−が得られる方法、ライン１０及び
１８が接続される遅延ラインの相対的端部、使用される
特定のビットレート及び周波数である。

この点に関して、記述の如く、時間（２、ｔ４、ｔ６及
び（８はそれぞれの時間ｔ１、ｔ３、ｔ５及びｔ７後の
半ピット周期に生ずるが、変換器の動作は、この半ビツ
ト周期インターバルが零に減少又は１ビット周期に増加
しても重大な悪影響を及ぼさないことを第２図を参照し
て気づかれなければならない。次にこのことから、遅延
ライン３０及び４０における遅延要素のすべてに対して
、半ビツト周期の同じ遅延を提供することは肝要ではな
い。これに反して、任意の２つの隣接するラッチ又はフ
リップフロップのデータ入力とクロック入力との間の２
つの遅延ラインで提供される全遅延は１／Ｎ又は１ビッ
ト周期であること、例えば、隣接するフリップフロ・ｌ
プ２２及び２３の入力間で遅延要素３２及び４２によっ
て提供される遅延の合計は１ビット周期であること、そ
して交互のデータラッチ又はフリップフロップのそれぞ
れの入力間で各々の遅延ラインに提供される全遅延がま
た１／Ｎ又は１ビツト周期であること、例えば、交番（
ａｌｔｅｒｎａｔｅ　）フリップフロップ２２及び２４
のデータ入力り間で遅延要素３２及び３３によって提供
される遅延の合計が１ビツト周期であり、そして同様に
遅延要素４２及び４３によって提供される遅延の合計が
１ビツト周期であることのみが必要である。これ等の制
限によって、任意の個々の遅延要素によって提供される
遅延は零から１ビツト周期までどこにでもできる。

第３図はこれが例示されている他の直、並列変換器を示
しており、そして第４図は対応する信号ダイアグラムを
示している。第３図に示された変換器は４つだけのフリ
ップフロップ６１乃至６４と、対応する４ビットワイド
並列データラッチ６６と、直列データが印加される単一
の遅延要素７０を具備しており、且つその実効特性イン
ピーダンス７２で終端されている遅延ライン６８と、変
換器クロック信号ＣＣ８が印加される２つの遅延要素７
６及び７８を具備しており、且つ実効特性インピーダン
ス８０で終端されている遅延ライン７４とを有している
。遅延要素７ｏ、７６、及び７８の各々は１ビツト周期
の遅延を提供し、そして遅延ライン６８及び７４は、交
互に、１ビツト周期遅延を提供する遅延要素と、無視で
きる、即ち実質的に零の遅延を提供しているそれぞれの
フリップフロップ間の直接結線とを具備している。

従って、例示された如くフリップフロップ６１及び６２
のデータ人力りは直接相互に接続されており、フリップ
フロップ６３及び６４のデータ人力りは直接相互に接続
されており、そしてフリップフロップ６２及び６３のク
ロック入力は直接相互に接続されている。第１図の変換
器における如く、データ及び信号ＣＣ８は遅延ライン６
８及び７４の対向する端に供給され、そしてフリップフ
ロップ６１乃至６４のＱ出力は、この場合信号ＣＣ８−
によってクロックされる並列データラッチ６６の入力に
接続される。

第４図は遅延ライン６８に印加される、従ってフリップ
フロップ６３及び６４のデータ入力りに印加される、直
列ビットＤ１乃至Ｄ４、Ｄｌ−乃至Ｄ４”等を具備して
いる入直列データと、フリップ７０ツブ６１及び６２の
データ人力りに印加される、遅延要素によって１ビツト
周期だけ遅延された、遅延データとを具備している入（
ｉｎｃｏｍ−ｉｎｇ　）直列データを示している。同様
に第４図はフリップフロップ６１のクロック人力Ｃに、
且つ遅延ライン７４に印加される信号ｃｃｓと、遅延要
素７６において１ビツト周期の開信号ｃｃｓを遅延する
ことによって生成され、その信号がフリップフロップ６
２及び６３のクロック入力Ｃに印加される信号ＣＣ８１
と、フリップフロップ６４のクロック人力Ｃに印加され
、且つ遅延要素７８において１ビツト周期の開信号ＣＣ
３Ｉを遅延することによって生成されるフリップフロッ
プ６４のクロック人力Ｃに印加される信号ＣＣ８２とを
示している。第４図はまた、それぞれフリップフロップ
６１乃至６４内にラッチされたデータビットを表わして
おり、且つそれ等の出力Ｑに現われる信号Ｑ６１乃至Ｑ
６４と、並列データラッチ６６に対するクロック信号Ｃ
ＣＳ　＝と示している。

第４図に例示された如く、データじットＤ１及びＤｌ−
は信号ＣＣ８が立上るとき時間ｔ１１及び口１′におい
て、フリップフロップ６１内にラッチされる。時間【１
１後の１ビツト周期、即ち時間ｔ１２において、信号Ｃ
Ｃ８１はフリップ７０ツブ６３内にデータビットＤ３を
ラッチし、且つフリップフロップ６２において遅延デー
タビットＤ２にラッチするために立上っている。更にそ
れ以上のビット周期後、即ち時間ｔ１３において、信号
ＣＣ８２はフリップフロップ６４にあけるデータビット
をラッチするために立上っている。

フリップフロップの出力Ｑにおけるデータは時間ｔ１３
とｔｌｌとの間の２ビツト周期の間安定しており、その
中間の時間ｔ１４において、信号ＣＣ８−はラッチ６６
に並列データビットをラッチするために立上っている。

数多くの他の変更、変化及び適応が特許請求の範囲に配
電されている本発明の範囲から逸脱することなく行なわ
れることができる。

【図面の簡単な説明】

第１図は本発明による直並列変換器を概略的に例示して
いる； 第２図は第１図の変換器の動作を例示している信号を示
している； 第３図は本発明による直並列変換器の他の形式を概略的
に例示している； 第４図は第３図の変換器の動作を例示している信号を示
している。 １０．２０・・・ライン １２．６６・・・データラッチ １６・・・分局回路 ２１〜２８・・・フリップフロップ ３１〜３７．４１〜４７，５０．６１〜６４７０．７６
．７８・・・遅延要素 ＦＩＧ、　　３ ｈ　　　　寸　　　　ｖ＞　　　　　ＬＣ）　　　　　
ト　　　　の　　　ｂＮＮ　　　　　囚　　　　（Ｊ　
　　　〜　　　Ｎ　　　０ｏｏｏｏ（）。

Claims (1)

1. 【特許請求の範囲】 １、各々がクロック入力、データ入力及びデータ出力を
   有している複数のｎデータラッチと；該データラッチの
   該データ入力及び該クロック入力にそれぞれ結合されて
   いる第１及び第２の遅延ラインと； 該第１の遅延ラインの１端に所定のビットレートＮを有
   している直列ビットストリーム及び該第２の遅延ライン
   の反対の端に周波数Ｎ／ｎを有しているクロック信号を
   供給する手段と； 並列ビットを該データラッチのデータ出力から得る手段
   とを具備し、 該遅延ラインが、任意の２つの隣接するラッチの該デー
   タ入力と該クロック入力との間の２つの該遅延ラインに
   よって提供される全遅延が１／Ｎであり、交番データラ
   ッチのそれぞれの入力間で各々の遅延ラインに提供され
   る全遅延が１／Ｎであるように、遅延を提供する遅延要
   素を具備している ことを特徴とする直並列変換器。 ２、各々の遅延ラインが該データラッチのそれぞれの入
   力間に直列に結合されたｎ−１の遅延要素を具備してい
   る特許請求の範囲第１項記載の変換器。 ３、各々の遅延ラインの各々の遅延要素が１／２Ｎの遅
   延を提供する特許請求の範囲第２項記載の変換器。 ４、各々の遅延要素が５００ｐｓよりも少ない遅延を提
   供し、所定のビットレートＮが１Ｇｂ／ｓよりも大きい
   特許請求の範囲第３項記載の変換器。 ５、各々の遅延ラインが交互に、１／Ｎの遅延を提供す
   る遅延要素と、隣接するデータラッチのそれぞれの入力
   間に直接結線とを具備している特許請求の範囲第１項記
   載の変換器。 ６、各々の遅延要素が１ｎｓよりも少ない遅延を提供す
   る第５項記載の変換器。 ７、各々の遅延ラインがその実効特性インピーダンスで
   終端された伝送ラインを具備している特許請求の範囲第
   １〜６項のいづれか１つの項に記載の変換器。 ８、各々のデータラッチがＤ形フリップフロップを具備
   している特許請求の範囲第１〜７項のいづれか１つの項
   に記載の変換器。 ９、該データラッチのデータ出力に結合されたｎデータ
   入力を有しており、該クロック信号の各々のサイクルに
   おいて一度並列ビットをラッチする更に他のデータラッ
   チを含んでいる特許請求の範囲第１〜８項のいづれか１
   つの項に記載の変換器。 １０、周波数Ｎを有している更に他のクロック信号のｎ
   ファクタによって分周によりクロック信号を生成する分
   周器を含んでいる特許請求の範囲第１〜９項のいづれか
   １つの項に記載の変換器。 １１、ｎが２のインテグラルパワーである特許請求の範
   囲第１〜１０項のいづれか１つの項に記載の変換器。