JPS6196723A - プラズマｃｖｄ装置 - Google Patents
プラズマｃｖｄ装置Info
- Publication number
- JPS6196723A JPS6196723A JP59216328A JP21632884A JPS6196723A JP S6196723 A JPS6196723 A JP S6196723A JP 59216328 A JP59216328 A JP 59216328A JP 21632884 A JP21632884 A JP 21632884A JP S6196723 A JPS6196723 A JP S6196723A
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- JP
- Japan
- Prior art keywords
- bias
- film
- self
- cathode
- electrodes
- Prior art date
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、プラズマＣＶＤ装置に係り、特にアモルファ
スシリコン膜の製造において成膜速度を向上し、高速成
膜においても膜質の劣化をなくすものである。
スシリコン膜の製造において成膜速度を向上し、高速成
膜においても膜質の劣化をなくすものである。
従来、アモルファスシリコン膜の製造装置としては例え
ば、［グロー放電アモルファスシリコンの作成法につい
ての一考察」（仁田昌二著 アイ、１＝りｙ、 Ｎｏ
、５２ ’８０ 、２月号、Ｐ１〜５）および「ＲＦ
グロー放電分解によるａ−８ｉｌｉｃｏｎ膜の堆積速度
とその光導電性」（小川他著第２８回応用物理学関係連
合講演会 ＩＰ−８−５）に示されるように、容量結合
平行平板型グロー放電装置が主に用いられてきた。この
装置は比較的良質で均一な膜を形成することができる特
徴を持っているが、成膜速度が０．３〜０．５ ｎｍ
／ ｓｅｃを越えるとしだいに膜質が劣化する欠点を有
している。
ば、［グロー放電アモルファスシリコンの作成法につい
ての一考察」（仁田昌二著 アイ、１＝りｙ、 Ｎｏ
、５２ ’８０ 、２月号、Ｐ１〜５）および「ＲＦ
グロー放電分解によるａ−８ｉｌｉｃｏｎ膜の堆積速度
とその光導電性」（小川他著第２８回応用物理学関係連
合講演会 ＩＰ−８−５）に示されるように、容量結合
平行平板型グロー放電装置が主に用いられてきた。この
装置は比較的良質で均一な膜を形成することができる特
徴を持っているが、成膜速度が０．３〜０．５ ｎｍ
／ ｓｅｃを越えるとしだいに膜質が劣化する欠点を有
している。
これは、成膜速度を上げるためには高電力を投入する必
要があり、この結果プラズマのエネルギー４高（’なっ
てアモルファスシリコン膜のイオン衝突等によるダメー
ジが犬きくなるためであると考えられている。
要があり、この結果プラズマのエネルギー４高（’なっ
てアモルファスシリコン膜のイオン衝突等によるダメー
ジが犬きくなるためであると考えられている。
通常のｐｉｎ型太陽電池では、このうち最も膜厚の厚い
ｉ層は約５００ｎｍ程度に設定されるが、良質の嘆を製
造するために低電力で低速成膜されており、その結果こ
の嘆を製造するだけでも３０分間以上の時間を必要とし
ておυ、高速成膜法の実現が急務となっている。
ｉ層は約５００ｎｍ程度に設定されるが、良質の嘆を製
造するために低電力で低速成膜されており、その結果こ
の嘆を製造するだけでも３０分間以上の時間を必要とし
ておυ、高速成膜法の実現が急務となっている。
本発明の目的は、グロー放電による電極へのセルフバイ
アスを最小にすることによシ、プラズマの位置を制御し
て成膜速度を上げると共に膜へのプラズマのダメージを
小さくシ、良質の模を提供することにある。
アスを最小にすることによシ、プラズマの位置を制御し
て成膜速度を上げると共に膜へのプラズマのダメージを
小さくシ、良質の模を提供することにある。
通常の容量結合平行平板型装置の多くはアノード側が接
地されており、電極間の非対称性によって電子とイオン
の拡散係数の違いに基づくセルフバイアスが発生する。
地されており、電極間の非対称性によって電子とイオン
の拡散係数の違いに基づくセルフバイアスが発生する。
そして、このセルフバイアスのほとんどは負バイアスと
してカソードに加わるために、カソード側では高周波成
分と負の直流成分の和の電圧が印加される様になる。そ
の結果、カソード側には正イオンによる空間電荷層が形
成され、加速されてカソードに衝突している。このため
、カソード側に置かれた基板に形成したアモルファスシ
リコン膜の特性はアノード側に比べかセ なシ劣っているため、通常基板は成膜速度の遅いアノー
ド側に置かれる。
してカソードに加わるために、カソード側では高周波成
分と負の直流成分の和の電圧が印加される様になる。そ
の結果、カソード側には正イオンによる空間電荷層が形
成され、加速されてカソードに衝突している。このため
、カソード側に置かれた基板に形成したアモルファスシ
リコン膜の特性はアノード側に比べかセ なシ劣っているため、通常基板は成膜速度の遅いアノー
ド側に置かれる。
第１図は、アノード、カソードの区別のないバランス型
のグロー放電装置の電極に高周波電圧の他に直流バイア
ス電圧を印加した時のバイアス電圧と成膜速度の関係で
ある。成膜速度は負バイアス電圧が大きいほど大きく、
正バイアスでは逆に小さくなった。第２図（ａ）は、第
３図に示す如く両電極ｌの間に基板２を置いた時の電極
間に直流バイアス電圧が印加されない場合の膜厚分布で
あり、第３図（ｂ）はバイアス電圧が印加された場合′
の膜厚分布−Ｃある。ここでも第１図に示した様に、膜
厚の厚い位置が負バイアス側に移動していることがわか
った。
のグロー放電装置の電極に高周波電圧の他に直流バイア
ス電圧を印加した時のバイアス電圧と成膜速度の関係で
ある。成膜速度は負バイアス電圧が大きいほど大きく、
正バイアスでは逆に小さくなった。第２図（ａ）は、第
３図に示す如く両電極ｌの間に基板２を置いた時の電極
間に直流バイアス電圧が印加されない場合の膜厚分布で
あり、第３図（ｂ）はバイアス電圧が印加された場合′
の膜厚分布−Ｃある。ここでも第１図に示した様に、膜
厚の厚い位置が負バイアス側に移動していることがわか
った。
前述の様に、通常の容量結合平行平板型装置においては
電極に必ず直流セルフバイアス電圧が印加され、高電力
すなわち高周波電圧が高くなるほど直流セルフバイアス
電圧も大きくなる。基板はアノード側に置かれているの
で、セルフバイアス電圧が高くなるほどプラズマの高密
度領域から遠ざかることになシ、成膜速度の点で不利と
なる。
電極に必ず直流セルフバイアス電圧が印加され、高電力
すなわち高周波電圧が高くなるほど直流セルフバイアス
電圧も大きくなる。基板はアノード側に置かれているの
で、セルフバイアス電圧が高くなるほどプラズマの高密
度領域から遠ざかることになシ、成膜速度の点で不利と
なる。
また、カソード付近では正イオンがよシ加速されて電極
や反応容器に衝突する様になシ、不純物をたたき出す結
果となる。
や反応容器に衝突する様になシ、不純物をたたき出す結
果となる。
以上述べた様に、直流セルフバイアスは成膜速度と膜質
を下げるので、これを外部から補償し、なくそうとする
ものである。
を下げるので、これを外部から補償し、なくそうとする
ものである。
実施例１
第４図は、容量結合平行平板型グロー放電装置の回路図
である。直流セルフバイアス電圧補償回路５内のスイ、
チロを切った状態で、反応容器３内に１００％モノシラ
ンを５０ｓｃｃＭｆｉし１基板４の温度を２５０°Ｃに
設定して、９０Ｐａの圧力における高周波電力とカソー
ド７における直流セルフバイアス電圧の関係を調べると
第５図のごとくであった。第６図のカーブ８は、上記の
成膜条件における高周波電力と成膜速度の関係であシ、
第６図中のカーブ９は第５図で求めた高周波電力に対す
るセルフバイアス値から、これを打ち消すために、スイ
ッチ６を入れ外部からこれと反対の極性の同一電圧を印
加した時の成膜速度である。
である。直流セルフバイアス電圧補償回路５内のスイ、
チロを切った状態で、反応容器３内に１００％モノシラ
ンを５０ｓｃｃＭｆｉし１基板４の温度を２５０°Ｃに
設定して、９０Ｐａの圧力における高周波電力とカソー
ド７における直流セルフバイアス電圧の関係を調べると
第５図のごとくであった。第６図のカーブ８は、上記の
成膜条件における高周波電力と成膜速度の関係であシ、
第６図中のカーブ９は第５図で求めた高周波電力に対す
るセルフバイアス値から、これを打ち消すために、スイ
ッチ６を入れ外部からこれと反対の極性の同一電圧を印
加した時の成膜速度である。
この様に、外部から直流セルフバイアス補償電圧を加え
ることによって、成膜速度が最高５０％改善された。第
７図は、これらの導電度を示したもので、第７図中のカ
ーブ１０．１１はセルフバイアスを補償しない時の暗導
電度およびＡＭＩの光照射における光導電度であシ、カ
ーブ１２．１３はセルフバイアスを補償した時のそれぞ
れの導電度である。セルフバイアスが印加される状態で
は高電力で成膜するほど暗および光導電度が低下するの
に対し、外部からセルフバイアスを補償する電圧を印加
した場合にはこの低下が見られず、膜質が劣化しないこ
とが確認された。
ることによって、成膜速度が最高５０％改善された。第
７図は、これらの導電度を示したもので、第７図中のカ
ーブ１０．１１はセルフバイアスを補償しない時の暗導
電度およびＡＭＩの光照射における光導電度であシ、カ
ーブ１２．１３はセルフバイアスを補償した時のそれぞ
れの導電度である。セルフバイアスが印加される状態で
は高電力で成膜するほど暗および光導電度が低下するの
に対し、外部からセルフバイアスを補償する電圧を印加
した場合にはこの低下が見られず、膜質が劣化しないこ
とが確認された。
本発明によれば、電極間の直流電位差（直流セルフバイ
アス電圧）をなくすことができるので、成膜速度の向上
および高速成膜時の膜質の低下をなくすことができる。
アス電圧）をなくすことができるので、成膜速度の向上
および高速成膜時の膜質の低下をなくすことができる。
第１図は外部から電極に印加した直流バイアス電圧と成
膜速度の関係を示す図、第２図は、電極間に基板を置い
た時の膜厚分布を示す図、第３図は第２図の基板配置図
、第４図は平行平板型グロー放電装置の電源回路図、第
５図は高周波電力と直流セルフバイアス電圧の関係を示
す図、第６図は高周波電力と成膜速度の関係を示す図、
第７図は尚周波電力と導電度の関係を示す図である。 符号の説明 １・・・電極、２・・・基板、３・・・反応容器、４・
・・基板、５・・・セルフバイアス補償回路、６・・・
スイッチ、７・・・カソード電極、８・・・セルフバイ
アスを補償しない時の成膜速度、９・・・セルフバイア
スを補償した時の成膜速度、１０・・・セルフバイアス
を補償しない時の暗導電度、１１・・・セルフバイアス
を補償しない時の光導１度、１２・・・セルフバイアス
を補償した時の暗導電度、１３・・・セルフバイアスを
補償した時の元導電度。
膜速度の関係を示す図、第２図は、電極間に基板を置い
た時の膜厚分布を示す図、第３図は第２図の基板配置図
、第４図は平行平板型グロー放電装置の電源回路図、第
５図は高周波電力と直流セルフバイアス電圧の関係を示
す図、第６図は高周波電力と成膜速度の関係を示す図、
第７図は尚周波電力と導電度の関係を示す図である。 符号の説明 １・・・電極、２・・・基板、３・・・反応容器、４・
・・基板、５・・・セルフバイアス補償回路、６・・・
スイッチ、７・・・カソード電極、８・・・セルフバイ
アスを補償しない時の成膜速度、９・・・セルフバイア
スを補償した時の成膜速度、１０・・・セルフバイアス
を補償しない時の暗導電度、１１・・・セルフバイアス
を補償しない時の光導１度、１２・・・セルフバイアス
を補償した時の暗導電度、１３・・・セルフバイアスを
補償した時の元導電度。
Claims (1)
- １、プラズマＣＶＤ装置において、電極（基板ホルダー
を兼ねることがある）間あるいは電極と接地（基板ホル
ダーの場合がある）間に発生する直流バイアス電圧を直
流電源等によって補償し、実効的に直流バイアスが現わ
れない様にする機能を備えたことを特徴とするプラズマ
ＣＶＤ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59216328A JPS6196723A (ja) | 1984-10-17 | 1984-10-17 | プラズマｃｖｄ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59216328A JPS6196723A (ja) | 1984-10-17 | 1984-10-17 | プラズマｃｖｄ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6196723A true JPS6196723A (ja) | 1986-05-15 |
Family
ID=16686807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59216328A Pending JPS6196723A (ja) | 1984-10-17 | 1984-10-17 | プラズマｃｖｄ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6196723A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11233801A (ja) * | 1998-02-17 | 1999-08-27 | Canon Inc | 微結晶シリコン膜の形成方法、および光起電力素子 |
| JP2019024090A (ja) * | 2013-11-06 | 2019-02-14 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | Ｄｃバイアス変調による、粒子発生抑制装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101420A (ja) * | 1981-12-11 | 1983-06-16 | Canon Inc | 堆積膜形成方法 |
-
1984
- 1984-10-17 JP JP59216328A patent/JPS6196723A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101420A (ja) * | 1981-12-11 | 1983-06-16 | Canon Inc | 堆積膜形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11233801A (ja) * | 1998-02-17 | 1999-08-27 | Canon Inc | 微結晶シリコン膜の形成方法、および光起電力素子 |
| JP2019024090A (ja) * | 2013-11-06 | 2019-02-14 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | Ｄｃバイアス変調による、粒子発生抑制装置 |
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