JPS6194170A - 同期形ア−ビタ回路 - Google Patents
同期形ア−ビタ回路Info
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- JPS6194170A JPS6194170A JP21419684A JP21419684A JPS6194170A JP S6194170 A JPS6194170 A JP S6194170A JP 21419684 A JP21419684 A JP 21419684A JP 21419684 A JP21419684 A JP 21419684A JP S6194170 A JPS6194170 A JP S6194170A
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- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロノロセッサ（以下プロセッサと略称）
が多数の共通装置とアクセスする時に有効なアービタ回
路に関する。
が多数の共通装置とアクセスする時に有効なアービタ回
路に関する。
（従来技術）
多数のグロセ、すを使りて並行処理を行うマルチプロセ
ッサシステムでは複数のプロセッサでバス線や記憶装置
などを共有し、同時に前記記憶装置等にアクセスするこ
とが必要となる。このような場合互に競合が生ずる。こ
の競合の一処理方法としてアービタが用いられている。
ッサシステムでは複数のプロセッサでバス線や記憶装置
などを共有し、同時に前記記憶装置等にアクセスするこ
とが必要となる。このような場合互に競合が生ずる。こ
の競合の一処理方法としてアービタが用いられている。
これらの７一ビタ回路については「電子通信学会論文誌
’ ７８／９Ｖｏ１．Ｊ６１−ＤＡ ９第５９７頁〜第
６０４頁」に詳述されている。
’ ７８／９Ｖｏ１．Ｊ６１−ＤＡ ９第５９７頁〜第
６０４頁」に詳述されている。
第２図に従来のアービタ回路を示し、該回路のタイムチ
ャートを第３図に示す。両図を用いて従来の回路を説明
する。
ャートを第３図に示す。両図を用いて従来の回路を説明
する。
要求信号ｒｌｒｒｌが同時にアービタ回路に到着したと
すると、前記要求信号ｒ１とｒ２はフリッグフロッ″７
”７．、？に記憶される。とれによって受付停止信号Ｓ
は「ｌ」となり、これ以後に到着する要求信号ｒ３の７
リツプフロ、ｆｓへの記憶を不可能にする。記憶された
信号ｒｆとｒ≦は選択回路４によって単一の信号、例え
ば記憶信号ｒｌ′が選択され、選択信号ｒ４がＯになる
。こめ選択信号ｒτに基づいてプロセッサｐｌ （図示
せず）に要求信号Ｒを出力すると共に、選択信号ｒ７に
よつてナンド論理素子ノ５は許可信号Ａの入力を許容す
る状態になる。その後、プロセッサｐ！から許可信号Ａ
が到着するとす／ド論理素子１５，１１を通りてプロセ
ッサｐ！に許可信号ａ１が出力される。
すると、前記要求信号ｒ１とｒ２はフリッグフロッ″７
”７．、？に記憶される。とれによって受付停止信号Ｓ
は「ｌ」となり、これ以後に到着する要求信号ｒ３の７
リツプフロ、ｆｓへの記憶を不可能にする。記憶された
信号ｒｆとｒ≦は選択回路４によって単一の信号、例え
ば記憶信号ｒｌ′が選択され、選択信号ｒ４がＯになる
。こめ選択信号ｒτに基づいてプロセッサｐｌ （図示
せず）に要求信号Ｒを出力すると共に、選択信号ｒ７に
よつてナンド論理素子ノ５は許可信号Ａの入力を許容す
る状態になる。その後、プロセッサｐ！から許可信号Ａ
が到着するとす／ド論理素子１５，１１を通りてプロセ
ッサｐ！に許可信号ａ１が出力される。
一方、信号Ａによって選択回路４のすべての出力信号、
即ち選択信号ｒτ 、Ｈ、、； が１となり、要求信
号Ｒの出力は停止される。許可信号ａ１を受信したプロ
セッサＰＩは要求信号ｒｌの出力を停止し、これによっ
て記憶信号ｒ（はＯとなる。許可信号Ａはプロセッサｐ
ｌで管理された一定時間後に停止され、これによつて信
号ＡＩ も停止される。これと共に信号Ａは１となシ
、フリッグフロッ７６２に記憶されていてまだ処理され
ていない記憶信号ｒ６が選択回路４で選択され、選択信
号ｒτがＯとなる。これ以後は記憶信号ｒ（と同様の処
理が行われ、要求信号ｒ！がｆロセッサｐｚ （図示せ
ず）によって停止された時点で受付停止信号ＳはＯとな
シ、フリッグフロッｆｚｒｚ、ｓで構成された要求受付
部は要求信号ｒ２の記憶を許容する状態になる。この時
点までに要求信号ｒ３が到着していれば、信号ＳがＯに
なりた時点でフリッグフロッｆ３に要求信号ｒ３が記憶
され、要求信号ｒ１に対する処理と同様の処理が開始さ
れる。
即ち選択信号ｒτ 、Ｈ、、； が１となり、要求信
号Ｒの出力は停止される。許可信号ａ１を受信したプロ
セッサＰＩは要求信号ｒｌの出力を停止し、これによっ
て記憶信号ｒ（はＯとなる。許可信号Ａはプロセッサｐ
ｌで管理された一定時間後に停止され、これによつて信
号ＡＩ も停止される。これと共に信号Ａは１となシ
、フリッグフロッ７６２に記憶されていてまだ処理され
ていない記憶信号ｒ６が選択回路４で選択され、選択信
号ｒτがＯとなる。これ以後は記憶信号ｒ（と同様の処
理が行われ、要求信号ｒ！がｆロセッサｐｚ （図示せ
ず）によって停止された時点で受付停止信号ＳはＯとな
シ、フリッグフロッｆｚｒｚ、ｓで構成された要求受付
部は要求信号ｒ２の記憶を許容する状態になる。この時
点までに要求信号ｒ３が到着していれば、信号ＳがＯに
なりた時点でフリッグフロッｆ３に要求信号ｒ３が記憶
され、要求信号ｒ１に対する処理と同様の処理が開始さ
れる。
（発明が解決しようとする問題）
前述の従来回路は、要求信号１１ 、ｒ＠を同時に入
力した時、選択回路４で７リツ７″７０ツブＪ〜３の動
作が不安定になシ、正しく動作しない場合がある。例え
ば要求信号ｒｌ とｒ２が同時に入力した場合のタイム
チャートを第４図に示す。同図に示す如く要求信号１１
とｒ２が同時に入力すると記憶信号ｒＨとｒ≦も同時に
立ち上がシ、選択信号ｒτとｒτも同時に立ち上がりて
選択回路４が正常に動作しない。従って第２図に示すア
ービタ回路では要求信号１１ 、ｒ２が同時に入力され
、選択信号ｒτ、ｒτが同時に受付けた時、誤って前記
選択信号ｒ１“ ４が同時に「０」となシ選択回路４の
意味がなくなるという欠点がある。また許可信号人のパ
ルス幅が一定幅以上必要である。第２図に示すアービタ
回路の場合、許可信号Ａの／Ｊ’ルス幅を長くとること
Ｋよって選択回路４をホールドしている。もし要求信号
Ｒの／ＩＰルス幅よシ許可信号Ａのパルス幅が小さいと
選択回路４が動作し、次の動作状態へ移行する。前記許
可信号Ａの・？ルス幅を長くすることは、プロセッサｐ
１の処理時間の関係よシ好ましくない場合も起シうる等
の欠点があった。
力した時、選択回路４で７リツ７″７０ツブＪ〜３の動
作が不安定になシ、正しく動作しない場合がある。例え
ば要求信号ｒｌ とｒ２が同時に入力した場合のタイム
チャートを第４図に示す。同図に示す如く要求信号１１
とｒ２が同時に入力すると記憶信号ｒＨとｒ≦も同時に
立ち上がシ、選択信号ｒτとｒτも同時に立ち上がりて
選択回路４が正常に動作しない。従って第２図に示すア
ービタ回路では要求信号１１ 、ｒ２が同時に入力され
、選択信号ｒτ、ｒτが同時に受付けた時、誤って前記
選択信号ｒ１“ ４が同時に「０」となシ選択回路４の
意味がなくなるという欠点がある。また許可信号人のパ
ルス幅が一定幅以上必要である。第２図に示すアービタ
回路の場合、許可信号Ａの／Ｊ’ルス幅を長くとること
Ｋよって選択回路４をホールドしている。もし要求信号
Ｒの／ＩＰルス幅よシ許可信号Ａのパルス幅が小さいと
選択回路４が動作し、次の動作状態へ移行する。前記許
可信号Ａの・？ルス幅を長くすることは、プロセッサｐ
１の処理時間の関係よシ好ましくない場合も起シうる等
の欠点があった。
本発明はかかる欠点に鑑みなされたもので、１８０度位
相の異なるクロックを用い、許可信号Ａの／？ルス幅を
必要な・やルス幅に広げ、安定な動作を保障する回路を
提供するものである。
相の異なるクロックを用い、許可信号Ａの／？ルス幅を
必要な・やルス幅に広げ、安定な動作を保障する回路を
提供するものである。
（問題点を解決するための手段）
本発明は同期形のアービタ回路において各要求信号を異
なる位相のクロックで各々サンプルする受付回路と、早
く来た方の信号を選択し、他の信号をおさえる選択回路
と、許可信号Ａの信号幅を拡大する立上り検出回路を有
し、要求信号Ｒと許可信号Ａとの関係から前記許可信号
Ａを安全な・やルス幅に広げるものである。
なる位相のクロックで各々サンプルする受付回路と、早
く来た方の信号を選択し、他の信号をおさえる選択回路
と、許可信号Ａの信号幅を拡大する立上り検出回路を有
し、要求信号Ｒと許可信号Ａとの関係から前記許可信号
Ａを安全な・やルス幅に広げるものである。
（作 用）
各要求受付回路は外部要求信号を受信すると、それぞれ
１８０度位相の異なるクロックでサンプリングし、外部
要求信号に時間差を持たせる。各選択回路は、前記要求
受付回路の出力を受け、最先の信号を選択し、他の遅い
方の信号をおさえる。
１８０度位相の異なるクロックでサンプリングし、外部
要求信号に時間差を持たせる。各選択回路は、前記要求
受付回路の出力を受け、最先の信号を選択し、他の遅い
方の信号をおさえる。
最先の外部要求信号はサングル回路を介して要求信号と
して出力する。一方ラッチ回路を経由した信号はフラグ
信号として出力する。
して出力する。一方ラッチ回路を経由した信号はフラグ
信号として出力する。
立上シ検出回路はプロセッサからの許可信号を監視し、
一定の・ぐルス幅の信号とするものである。
一定の・ぐルス幅の信号とするものである。
（実施例）
第１図は本発明に係る一実施例を示す回路図である。同
図においてφは高速クロック、Ｏφ、πφはクロックφ
を２分周したクロックでクロック０φとπφは１８０度
位相がずれている。ｒｌ。＋ｒ２゜は外部からの要求信
号、Ａはプロセッサ（図示せず）からくる許可信号、Ｒ
はサンプル回路からプロセッサへ出力される要求信号、
ＲＥＱＦはフラグ信号で外部からの要求信号ｒｌｏ又は
ｒ２０のどちらの要求信号であるかを知らせる。２ｚ、
２２は要求受対回路であり、１８０度位相の異なるクロ
ックでサングルして外部要求信号’１０ ＋ ｒ２゜Ｋ
時間差を持たせる。２３ｔ２４は選択回路で、記憶され
た信号ｒ寵１又はｒ２１がどちらが早くきた信号かを判
断し、早くきた方の信号を選択し、選択信号ｒ１！又は
ｒ２２を出力し、遅い方の信号の出力をおさえる回路で
ちる。２５はサンプル回路、２６は許可信号Ａのパルス
幅を拡大する回路で、許可信号Ａが入力されて要求信号
が「１」になるまで出力を出し続ける立上シ検出回路、
２７はラッチ回路である。第５図は要求受付回路の詳細
な回路図である。該受付回路はＤ形りリップ７０ッグ素
子３０９３１で構成されている。第６図は外部要求信号
ｒｌｏとｒｈｏが同時に入力し、記憶信号ｒｘｉＯ方が
ｒ１２よシ早く出力した場合のタイムチャートを示す。
図においてφは高速クロック、Ｏφ、πφはクロックφ
を２分周したクロックでクロック０φとπφは１８０度
位相がずれている。ｒｌ。＋ｒ２゜は外部からの要求信
号、Ａはプロセッサ（図示せず）からくる許可信号、Ｒ
はサンプル回路からプロセッサへ出力される要求信号、
ＲＥＱＦはフラグ信号で外部からの要求信号ｒｌｏ又は
ｒ２０のどちらの要求信号であるかを知らせる。２ｚ、
２２は要求受対回路であり、１８０度位相の異なるクロ
ックでサングルして外部要求信号’１０ ＋ ｒ２゜Ｋ
時間差を持たせる。２３ｔ２４は選択回路で、記憶され
た信号ｒ寵１又はｒ２１がどちらが早くきた信号かを判
断し、早くきた方の信号を選択し、選択信号ｒ１！又は
ｒ２２を出力し、遅い方の信号の出力をおさえる回路で
ちる。２５はサンプル回路、２６は許可信号Ａのパルス
幅を拡大する回路で、許可信号Ａが入力されて要求信号
が「１」になるまで出力を出し続ける立上シ検出回路、
２７はラッチ回路である。第５図は要求受付回路の詳細
な回路図である。該受付回路はＤ形りリップ７０ッグ素
子３０９３１で構成されている。第６図は外部要求信号
ｒｌｏとｒｈｏが同時に入力し、記憶信号ｒｘｉＯ方が
ｒ１２よシ早く出力した場合のタイムチャートを示す。
第７図は選択回路の具体例、第８図は立上シ検出回路の
具体例でおる。以下第４図〜第８図を用いて本発゛明に
係るアービタ回路の動作を説明する。
具体例でおる。以下第４図〜第８図を用いて本発゛明に
係るアービタ回路の動作を説明する。
まず外部からの要求信号ｒ１０１ ｒｔｏが要求受付回
路２１．２２に各々同時に入力した場合について説明す
る。要求受付回路２ノ又は２２は外部要求信号ｒ１゜＋
ｒｌＱを１８０度位相が異なるクロック０φとπφで
サンプリングする。そのため要求受付回路２１に記憶さ
れた信号ｒｌｌと要求受付回路２２に記憶された信号ｒ
２１は必ず時間差が生ずる。要求受付回路２１は第５囚
に示す如く外部要求信号ｒｌｏが入力されるとＤ形７リ
ツグフロツプ素子３０においてクロ、り０φでサンプリ
ングする。該フリラグフロッグ素子３０の出力がＤ形フ
リツ７６７０ツブ素子３１に入力、記憶信号ｒｌｌは「
１」となる。
路２１．２２に各々同時に入力した場合について説明す
る。要求受付回路２ノ又は２２は外部要求信号ｒ１゜＋
ｒｌＱを１８０度位相が異なるクロック０φとπφで
サンプリングする。そのため要求受付回路２１に記憶さ
れた信号ｒｌｌと要求受付回路２２に記憶された信号ｒ
２１は必ず時間差が生ずる。要求受付回路２１は第５囚
に示す如く外部要求信号ｒｌｏが入力されるとＤ形７リ
ツグフロツプ素子３０においてクロ、り０φでサンプリ
ングする。該フリラグフロッグ素子３０の出力がＤ形フ
リツ７６７０ツブ素子３１に入力、記憶信号ｒｌｌは「
１」となる。
該信号ｒ１１はりセット信号ｒ１３が入力されるまでホ
ールドする。第７図はＤ形７リツｆ７０ツブで構成した
選択回路である。該選択回路２３は記憶信号ｒｌｌ が
入力すると高速クロックφです／ｆ １，１ングし、選
択信号ｒＨを出力する。該選択信号ｒ１２ はサンプル
回路２５を通りて要求信号Ｒとして出力される。選択信
号ｒｕ は選択回路２４に入力して記憶信号Ｑｌ が来
ているにもかかわらす選択信号ｒ２２ の出力をおさえ
る。又ラッチ回路を経由した信号はフラグ信号ＲＥＱＦ
として出力する。プロセッサ（図示せず）は前記要求信
号Ｒと７ラグ信号ＲＥＱＦによつて何の情報であるかを
弔」断する。
ールドする。第７図はＤ形７リツｆ７０ツブで構成した
選択回路である。該選択回路２３は記憶信号ｒｌｌ が
入力すると高速クロックφです／ｆ １，１ングし、選
択信号ｒＨを出力する。該選択信号ｒ１２ はサンプル
回路２５を通りて要求信号Ｒとして出力される。選択信
号ｒｕ は選択回路２４に入力して記憶信号Ｑｌ が来
ているにもかかわらす選択信号ｒ２２ の出力をおさえ
る。又ラッチ回路を経由した信号はフラグ信号ＲＥＱＦ
として出力する。プロセッサ（図示せず）は前記要求信
号Ｒと７ラグ信号ＲＥＱＦによつて何の情報であるかを
弔」断する。
第８図はＤ形７リツグフロ、ｆ３３．Ｊ４で構成した立
上り検出回路である。許可信号人を受けた立上シ検出回
路２６の７１Ｊ、７’７０２７’Ｊ、？がセットされ、
該フリップフロラｆ３３の出力をフリ７ｆ７０ツグ３４
において高速クロックφでサンプリングする。前記フリ
ッグ７０ツブ３４は許可信号Ａｌｔ出力し、アンド論理
素子２８に印加してリセット信号ｒ１３ を出力する
。該リセット信号ｒ１３ で要求受付回路２ノをリセッ
トする。要求受付回路２ノがリセットされると記憶信号
１１２ が「０」になり選択回路２４が有効状態になり
て記憶信号ｒ２１ を受付ける状態になる。それまでに
記憶信号ｒｚ＋ が「１」の状態であれば前記選択信
号ｒｚｚ が「１」となって次の要求信号Ｒが出力され
る。立上シ検出回路２６は許可信号Ａの立上がシを検出
する回路であり、この立上シ検出回路２６はプロセッサ
から出力される許可信号Ａのパルス幅が短かくても前記
許可信号人の立ち上がシをラッチして必要な・ダルス幅
を作り出すもので、第６図に示すラッチ信号Ａ、が許可
信号Ａをラッチした信号である。以上説明した如く外部
要求信号ｒｌｏ ｌ ｒｚｏが同時に要求受付回路ｚｘ
、２２に入力しても、前記要求受付回路２１．２２で時
間差を与えるため要求信号Ｒを正しく出力できる。勿峠
外部要求信号ｒｔｏ ｔ ｒ２Ｇに時間差がある形で入
力した場合にも正しい要求信号Ｒを出力することは言う
までもない。
上り検出回路である。許可信号人を受けた立上シ検出回
路２６の７１Ｊ、７’７０２７’Ｊ、？がセットされ、
該フリップフロラｆ３３の出力をフリ７ｆ７０ツグ３４
において高速クロックφでサンプリングする。前記フリ
ッグ７０ツブ３４は許可信号Ａｌｔ出力し、アンド論理
素子２８に印加してリセット信号ｒ１３ を出力する
。該リセット信号ｒ１３ で要求受付回路２ノをリセッ
トする。要求受付回路２ノがリセットされると記憶信号
１１２ が「０」になり選択回路２４が有効状態になり
て記憶信号ｒ２１ を受付ける状態になる。それまでに
記憶信号ｒｚ＋ が「１」の状態であれば前記選択信
号ｒｚｚ が「１」となって次の要求信号Ｒが出力され
る。立上シ検出回路２６は許可信号Ａの立上がシを検出
する回路であり、この立上シ検出回路２６はプロセッサ
から出力される許可信号Ａのパルス幅が短かくても前記
許可信号人の立ち上がシをラッチして必要な・ダルス幅
を作り出すもので、第６図に示すラッチ信号Ａ、が許可
信号Ａをラッチした信号である。以上説明した如く外部
要求信号ｒｌｏ ｌ ｒｚｏが同時に要求受付回路ｚｘ
、２２に入力しても、前記要求受付回路２１．２２で時
間差を与えるため要求信号Ｒを正しく出力できる。勿峠
外部要求信号ｒｔｏ ｔ ｒ２Ｇに時間差がある形で入
力した場合にも正しい要求信号Ｒを出力することは言う
までもない。
第１図では二つの外部要求信号がプロセッサにアクセス
する場合について説明したが、ｎ個の外部要求信号がプ
ロセッサにアクセスする場合は、ｎ相のクロックを用い
、各要求信号に時間差をもたせる回路構成すれば三つ以
上の要求信号に対するアービタ回路も可能である。
する場合について説明したが、ｎ個の外部要求信号がプ
ロセッサにアクセスする場合は、ｎ相のクロックを用い
、各要求信号に時間差をもたせる回路構成すれば三つ以
上の要求信号に対するアービタ回路も可能である。
（発明の効果）
以上説明した如く本発明は各要求受付回路のクロ、りに
位相差をもたせ、外部要求信号が同時に入力した場合で
も、簡単な回路構成で容易に時間差を与えることができ
安定した動作が確保できる。
位相差をもたせ、外部要求信号が同時に入力した場合で
も、簡単な回路構成で容易に時間差を与えることができ
安定した動作が確保できる。
またプロセッサよシ入力される許可信号の・やルス幅を
一定の・（ルス幅にラッチしたことにより確実に動作す
るアービタ回路を実現できる。
一定の・（ルス幅にラッチしたことにより確実に動作す
るアービタ回路を実現できる。
第１図は本発明に係るアービタ回路のブロック図、第２
図は従来のアービタ回路図、第３図、第４図は従来のア
ービタ回路のタイムチャート、第５図は本発明に係る受
付要求回路図、第６図はタイムチャート、第７図は選択
回路の回路図、第８図は立上り検出回路の回路図である
。 Ｊ ｅ ２ ？ ３・・・フリ、グア０ツ！、４…選択
回路、５、〜．１９・・・ナンド論理素子、２１．２２
・・・要求受付回路、２３＋２４・・・選択回路、２５
・・・サンプル回路、２６・・・立上り検出回路、２７
・・・ラッチ回路、２８．２９・・・アンド論理素子、
３０ｅ３１中３２９３３．３４・・・Ｄ形７リツプフロ
ツプ。 特許出願人 沖電気工業株式会社 ５〜１９°ナン１５１５ｍ＋ 第３図 第４図 事ｒｌｉ４％ ｒｌ ゴー タ ｒ２ ゴー ？ ｒ’ｒ 憑お超！ちｒｌ” ｕ ＋、ｒｊ’−一 １−トシイＬ％Ａ □ クローノア ０φ−Ｊ’Ｌｌ’Ｌ−几−ｆＬゴを一◆
ｔφ −！し」１−只−Ｊし−１）ｔ、に４’％
ｒｌ３ 軒ｗＴ信ちＡ１ 第７図 ３２−３４：Ｄ形フリ１．ブプロップ 第８図 匹 昭和 年 月 日
図は従来のアービタ回路図、第３図、第４図は従来のア
ービタ回路のタイムチャート、第５図は本発明に係る受
付要求回路図、第６図はタイムチャート、第７図は選択
回路の回路図、第８図は立上り検出回路の回路図である
。 Ｊ ｅ ２ ？ ３・・・フリ、グア０ツ！、４…選択
回路、５、〜．１９・・・ナンド論理素子、２１．２２
・・・要求受付回路、２３＋２４・・・選択回路、２５
・・・サンプル回路、２６・・・立上り検出回路、２７
・・・ラッチ回路、２８．２９・・・アンド論理素子、
３０ｅ３１中３２９３３．３４・・・Ｄ形７リツプフロ
ツプ。 特許出願人 沖電気工業株式会社 ５〜１９°ナン１５１５ｍ＋ 第３図 第４図 事ｒｌｉ４％ ｒｌ ゴー タ ｒ２ ゴー ？ ｒ’ｒ 憑お超！ちｒｌ” ｕ ＋、ｒｊ’−一 １−トシイＬ％Ａ □ クローノア ０φ−Ｊ’Ｌｌ’Ｌ−几−ｆＬゴを一◆
ｔφ −！し」１−只−Ｊし−１）ｔ、に４’％
ｒｌ３ 軒ｗＴ信ちＡ１ 第７図 ３２−３４：Ｄ形フリ１．ブプロップ 第８図 匹 昭和 年 月 日
Claims (1)
- 【特許請求の範囲】 複数のプロセッサによって並行処理を行う同期形アービ
タ回路において、 位相の異なるクロックによって入力信号をサンプリング
する複数の要求受付回路と、最先の入力信号を選択し、
他の入力信号をおさえる選択回路と、該選択回路の出力
を受けて要求信号を出力するサンプリング回路と、プロ
セッサからの許可信号のパルス幅を一定にする立上り検
出回路を有することを特徴とした同期形アービタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21419684A JPS6194170A (ja) | 1984-10-15 | 1984-10-15 | 同期形ア−ビタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21419684A JPS6194170A (ja) | 1984-10-15 | 1984-10-15 | 同期形ア−ビタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6194170A true JPS6194170A (ja) | 1986-05-13 |
| JPH023221B2 JPH023221B2 (ja) | 1990-01-22 |
Family
ID=16651819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21419684A Granted JPS6194170A (ja) | 1984-10-15 | 1984-10-15 | 同期形ア−ビタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194170A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6389961A (ja) * | 1986-09-17 | 1988-04-20 | インテグレイティッド デバイス テクノロジー，インコーポレーテッド | セマフォ回路 |
| JPS63106897A (ja) * | 1986-10-24 | 1988-05-11 | 能美防災株式会社 | 防災装置などに使用される多ポ−トｒａｍ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017556A (ja) * | 1973-06-13 | 1975-02-24 | ||
| JPS52132648A (en) * | 1976-04-28 | 1977-11-07 | Nec Corp | Priority selector circuit |
| JPS5582329A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | First-come decision system of interface switch |
-
1984
- 1984-10-15 JP JP21419684A patent/JPS6194170A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017556A (ja) * | 1973-06-13 | 1975-02-24 | ||
| JPS52132648A (en) * | 1976-04-28 | 1977-11-07 | Nec Corp | Priority selector circuit |
| JPS5582329A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | First-come decision system of interface switch |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6389961A (ja) * | 1986-09-17 | 1988-04-20 | インテグレイティッド デバイス テクノロジー，インコーポレーテッド | セマフォ回路 |
| JPH0542028B2 (ja) * | 1986-09-17 | 1993-06-25 | Integrated Device Tech | |
| JPS63106897A (ja) * | 1986-10-24 | 1988-05-11 | 能美防災株式会社 | 防災装置などに使用される多ポ−トｒａｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023221B2 (ja) | 1990-01-22 |
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