JPH023221B2 - - Google Patents
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- JPH023221B2 JPH023221B2 JP59214196A JP21419684A JPH023221B2 JP H023221 B2 JPH023221 B2 JP H023221B2 JP 59214196 A JP59214196 A JP 59214196A JP 21419684 A JP21419684 A JP 21419684A JP H023221 B2 JPH023221 B2 JP H023221B2
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- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000005070 sampling Methods 0.000 claims 1
- 230000000630 rising effect Effects 0.000 description 11
- 238000003708 edge detection Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプロセツサ（以下プロセツサ
と略称）が多数の共通装置とアクセスする時に有
効なアービタ回路に関する。
と略称）が多数の共通装置とアクセスする時に有
効なアービタ回路に関する。
（従来技術）
多数のプロセツサを使つて並行処理を行うマル
チプロセツサシステムでは複数のプロセツサでバ
ス線や記憶装置などを共有し、同時に前記記憶装
置等にアクセスすることが必要となる。このよう
な場合、互に競合が生ずる。この競合の一処理方
法としてアービタが用いられている。これらのア
ービタ回路については「電子通信学会論文誌′
78／9Vol.J61−ＤNo.９第597頁〜第604頁」に詳述
されている。
チプロセツサシステムでは複数のプロセツサでバ
ス線や記憶装置などを共有し、同時に前記記憶装
置等にアクセスすることが必要となる。このよう
な場合、互に競合が生ずる。この競合の一処理方
法としてアービタが用いられている。これらのア
ービタ回路については「電子通信学会論文誌′
78／9Vol.J61−ＤNo.９第597頁〜第604頁」に詳述
されている。
第２図に従来のアービタ回路を示し、該回路の
タイムチヤートを第３図に示す。両図を用いて従
来の回路を説明する。
タイムチヤートを第３図に示す。両図を用いて従
来の回路を説明する。
要求信号r1，r2が同時にアービタ回路に到着し
たとすると、前記要求信号r1とr2はフリツプフロ
ツプ１，２に記憶される。これによつて受付停止
信号Ｓは「１」となり、これ以後に到達する要求
信号r3のフリツプフロツプ３への記憶を不可能に
する。記憶された信号r1′とr2′は選択回路４によ
つて単一の信号、例えば記憶信号r1′が選択され、
選択信号r1″が０になる。この選択信号r1″に基づ
いてプロセツサp1（図示せず）に要求信号Ｒを出
力すると共に、選択信号r1″によつてナンド論理
素子１５は許可信号Ａの入力を許容する状態にな
る。その後、プロセツサp1から許可信号Ａが到着
するとナンド論理素子１５，１１を通つてプロセ
ツサp2に許可信号a1が出力される。
たとすると、前記要求信号r1とr2はフリツプフロ
ツプ１，２に記憶される。これによつて受付停止
信号Ｓは「１」となり、これ以後に到達する要求
信号r3のフリツプフロツプ３への記憶を不可能に
する。記憶された信号r1′とr2′は選択回路４によ
つて単一の信号、例えば記憶信号r1′が選択され、
選択信号r1″が０になる。この選択信号r1″に基づ
いてプロセツサp1（図示せず）に要求信号Ｒを出
力すると共に、選択信号r1″によつてナンド論理
素子１５は許可信号Ａの入力を許容する状態にな
る。その後、プロセツサp1から許可信号Ａが到着
するとナンド論理素子１５，１１を通つてプロセ
ツサp2に許可信号a1が出力される。
一方、信号によつて選択回路４のすべての出
力信号、即ち選択信号r1″、r2″、r3″が１となり、
要求信号Ｒの出力は停止される。許可信号a1を受
信したプロセツサp2は要求信号r1の出力を停止
し、これによつて記憶信号r1′は０となる。許可
信号Ａはプロセツサp1で管理された一定時間後に
停止され、これによつて信号a1も停止される。こ
れと共に信号は１となり、フリツプフロツプ２
に記憶されていてまだ処理されていない記憶信号
r2′が選択回路４で選択され、記憶信号r2″が０と
なる。これ以後は記憶信号r1′と同様の処理が行
われ、要求信号r2がプロセツサp3（図示せず）に
よつて停止された時点で受付停止信号Ｓは０とな
り、フリツプフロツプ１，２，３で構成された要
求受付部は要求信号r2の記憶を許容する状態にな
る。この時点までに要求信号r3が到着していれ
ば、信号Ｓが０になつた時点でフリツプフロツプ
３に要求信号r3が記憶され、要求信号r1に対する
処理と同様の処理が開始される。
力信号、即ち選択信号r1″、r2″、r3″が１となり、
要求信号Ｒの出力は停止される。許可信号a1を受
信したプロセツサp2は要求信号r1の出力を停止
し、これによつて記憶信号r1′は０となる。許可
信号Ａはプロセツサp1で管理された一定時間後に
停止され、これによつて信号a1も停止される。こ
れと共に信号は１となり、フリツプフロツプ２
に記憶されていてまだ処理されていない記憶信号
r2′が選択回路４で選択され、記憶信号r2″が０と
なる。これ以後は記憶信号r1′と同様の処理が行
われ、要求信号r2がプロセツサp3（図示せず）に
よつて停止された時点で受付停止信号Ｓは０とな
り、フリツプフロツプ１，２，３で構成された要
求受付部は要求信号r2の記憶を許容する状態にな
る。この時点までに要求信号r3が到着していれ
ば、信号Ｓが０になつた時点でフリツプフロツプ
３に要求信号r3が記憶され、要求信号r1に対する
処理と同様の処理が開始される。
（発明が解決しようとする問題）
前述の従来回路は、要求信号r1，r2を同時に入
力した時、選択回路４でフリツプフロツプ１〜３
の動作が不安定になり、正しく動作しない場合が
ある。例えば要求信号r1とr2が同時に入力した場
合のタイムチヤートを第４図に示す。同図に示す
如く要求信号r1とr2が同時に入力すると記憶信号
r1′とr2′も同時に立ち上がり、選択信号r1″とr2″も
同時に立ち上がつて選択回路４が正常に動作しな
い。従つて第２図に示すアービタ回路では要求信
号r1，r2が同時に入力され、選択信号r1″，r2″が
同時に受付けた時、誤つて前記選択信号r1″，
r2″が同時に「０」となり選択回路４の意味がな
くなるという欠点がある。また許可信号Ａのパル
ス幅が一定幅以上必要である。即ち許可信号Ａを
出力すると要求信号Ｒが停止された後までの持続
が必要である。第２図に示すアービタ回路の場
合、許可信号Ａのパルス幅を長くとることによつ
て選択回路４をホールドしている。もし要求信号
Ｒのパルス幅より許可信号Ａのパルス幅が小さい
と選択回路４が動作し、次の動作状態へ移行す
る。前記許可信号Ａのパルス幅を長くすること
は、プロセツサp1の処理時間の関係より好ましく
ない、即ちプロセツサの負担が重くなる等の欠点
があつた。
力した時、選択回路４でフリツプフロツプ１〜３
の動作が不安定になり、正しく動作しない場合が
ある。例えば要求信号r1とr2が同時に入力した場
合のタイムチヤートを第４図に示す。同図に示す
如く要求信号r1とr2が同時に入力すると記憶信号
r1′とr2′も同時に立ち上がり、選択信号r1″とr2″も
同時に立ち上がつて選択回路４が正常に動作しな
い。従つて第２図に示すアービタ回路では要求信
号r1，r2が同時に入力され、選択信号r1″，r2″が
同時に受付けた時、誤つて前記選択信号r1″，
r2″が同時に「０」となり選択回路４の意味がな
くなるという欠点がある。また許可信号Ａのパル
ス幅が一定幅以上必要である。即ち許可信号Ａを
出力すると要求信号Ｒが停止された後までの持続
が必要である。第２図に示すアービタ回路の場
合、許可信号Ａのパルス幅を長くとることによつ
て選択回路４をホールドしている。もし要求信号
Ｒのパルス幅より許可信号Ａのパルス幅が小さい
と選択回路４が動作し、次の動作状態へ移行す
る。前記許可信号Ａのパルス幅を長くすること
は、プロセツサp1の処理時間の関係より好ましく
ない、即ちプロセツサの負担が重くなる等の欠点
があつた。
本発明はかかる欠点に鑑みなされたもので、
180度位相の異なるクロツクを用い、許可信号Ａ
のパルス幅を必要なパルス幅に広げ、安定な動作
を保障する回路を提供するものである。
180度位相の異なるクロツクを用い、許可信号Ａ
のパルス幅を必要なパルス幅に広げ、安定な動作
を保障する回路を提供するものである。
（問題点を解決するための手段）
本発明は同期形のアービタ回路において各要求
信号を異なる位相のクロツクで各々サンプルする
受付回路と、早く来た方の信号を選択し、他の信
号をおさえる選択回路と、許可信号Ａの信号幅を
拡大する立上り検出回路を有し、要求信号Ｒと許
可信号Ａとの関係から前記許可信号Ａを安全なパ
ルス幅、即ち一瞬の短時間の許可信号Ａでも本回
路動作に必要な時間幅に広げるものである。
信号を異なる位相のクロツクで各々サンプルする
受付回路と、早く来た方の信号を選択し、他の信
号をおさえる選択回路と、許可信号Ａの信号幅を
拡大する立上り検出回路を有し、要求信号Ｒと許
可信号Ａとの関係から前記許可信号Ａを安全なパ
ルス幅、即ち一瞬の短時間の許可信号Ａでも本回
路動作に必要な時間幅に広げるものである。
（作用）
各要求受付回路は外部要求信号を受信すると、
それぞれ180度位相の異なるクロツクでサンプリ
ングし、外部要求信号に時間差を持たせる。各選
択回路は、前記要求受付回路の出力を受け、最先
の信号を選択し、他の遅い方の信号をおさえる。
最先の外部要求信号はサンプル回路を介して要求
信号として出力する。一方ラツチ回路を経由した
信号はフラグ信号として出力する。
それぞれ180度位相の異なるクロツクでサンプリ
ングし、外部要求信号に時間差を持たせる。各選
択回路は、前記要求受付回路の出力を受け、最先
の信号を選択し、他の遅い方の信号をおさえる。
最先の外部要求信号はサンプル回路を介して要求
信号として出力する。一方ラツチ回路を経由した
信号はフラグ信号として出力する。
立上り検出回路はプロセツサからの許可信号Ａ
を監視し、短時間出力される許可信号Ａを検出
し、本回路動作に必要な一定のパルス幅の信号と
するものである。
を監視し、短時間出力される許可信号Ａを検出
し、本回路動作に必要な一定のパルス幅の信号と
するものである。
（実施例）
第１図は本発明に係る一実施例を示す回路図で
ある。同図においてφは高速クロツク、０φ，
πφはクロツクφを２分周したクロツクでクロツ
ク０φとπφは180度位相がずれている。r10，r20
は外部からの要求信号、Ａはプロセツサ（図示せ
ず）からくる許可信号、Ｒはサンプル回路からプ
ロセツサへ出力される要求信号、REQFはフラグ
信号で外部からの要求信号10又はr20のどちらかの
要求信号であるかを知らせる。２１，２２は要求
受付回路であり、180度位相の異なるクロツクで
サンプルして外部要求信号r10，r20に時間差を持
たせる。２３，２４は選択回路で、記憶された信
号r11又はr21がどちらが早くきた信号かを判断し、
早くきた方の信号を選択し、選択信号r12又はr22
を出力し、遅い方の信号の出力をおさえる回路で
ある。２５はサンプル回路、２６は許可信号Ａの
パルス幅を拡大する回路で、許可信号Ａが入力さ
れて要求信号が「１」になるまで出力を出し続け
る立上り検出回路、２７はラツチ回路である。第
５図は要求受付回路の詳細な回路図である。該受
付回路はＤ形フリツプフロツプ素子３０，３１で
構成されている。第６図は外部要求信号r10とr20
が同時に入力し、記憶信号r11の方がr12より早く
出力した場合のタイムチヤートを示す。第７図は
選択回路の具体例であり、第１図にも示すように
選択回路２３，２４の出力が互いに相手の選択回
路２３，２４をリセツトする形に接続する。第８
図は立上り検出回路の具体例である。立上り検出
回路２６はＤ形フリツプフロツプ３３，３４で構
成され許可信号Ａの一瞬の立上りでＤ形フリツプ
フロツプ３３の出力は「１」となり、Ｄ形フリツ
プフロツプ３４はこれをサンプリングして許可信
号Ａ「１」を出力する。前記許可信号A1は要求信
号Ｒが「１」になることでリセツトされる。以下
第１図、第５図〜第８図を用いて本発明に係るア
ービタ回路の動作を説明する。
ある。同図においてφは高速クロツク、０φ，
πφはクロツクφを２分周したクロツクでクロツ
ク０φとπφは180度位相がずれている。r10，r20
は外部からの要求信号、Ａはプロセツサ（図示せ
ず）からくる許可信号、Ｒはサンプル回路からプ
ロセツサへ出力される要求信号、REQFはフラグ
信号で外部からの要求信号10又はr20のどちらかの
要求信号であるかを知らせる。２１，２２は要求
受付回路であり、180度位相の異なるクロツクで
サンプルして外部要求信号r10，r20に時間差を持
たせる。２３，２４は選択回路で、記憶された信
号r11又はr21がどちらが早くきた信号かを判断し、
早くきた方の信号を選択し、選択信号r12又はr22
を出力し、遅い方の信号の出力をおさえる回路で
ある。２５はサンプル回路、２６は許可信号Ａの
パルス幅を拡大する回路で、許可信号Ａが入力さ
れて要求信号が「１」になるまで出力を出し続け
る立上り検出回路、２７はラツチ回路である。第
５図は要求受付回路の詳細な回路図である。該受
付回路はＤ形フリツプフロツプ素子３０，３１で
構成されている。第６図は外部要求信号r10とr20
が同時に入力し、記憶信号r11の方がr12より早く
出力した場合のタイムチヤートを示す。第７図は
選択回路の具体例であり、第１図にも示すように
選択回路２３，２４の出力が互いに相手の選択回
路２３，２４をリセツトする形に接続する。第８
図は立上り検出回路の具体例である。立上り検出
回路２６はＤ形フリツプフロツプ３３，３４で構
成され許可信号Ａの一瞬の立上りでＤ形フリツプ
フロツプ３３の出力は「１」となり、Ｄ形フリツ
プフロツプ３４はこれをサンプリングして許可信
号Ａ「１」を出力する。前記許可信号A1は要求信
号Ｒが「１」になることでリセツトされる。以下
第１図、第５図〜第８図を用いて本発明に係るア
ービタ回路の動作を説明する。
まず外部からの要求信号r10，r20が要求受付回
路２１，２２に各々同時に入力した場合について
説明する。第６図はこの場合の各回路の動作を示
している。要求受付回路２１又は２２は外部要求
信号r10，r20を180度位相が異なるクロツク０φと
πφでサンプリングする。そのため要求受付回路
２１に記憶された信号r11と要求受付回路２２に
記憶された信号r2は必ず時間差が生ずる。要求受
付回路２１は第５図に示す如く外部要求信号r10
が入力されるとＤ形フリツプフロツプ素子３０に
おいてクロツク０φでサンプリングする。該フリ
ツプフロツプ素子３０の出力がＤ形フリツプフロ
ツプ素子３１に入り、記憶信号r11は「１」とな
る。該信号r11はリセツト信号r13が入力されるま
でホールドする。第７図はＤ形フリツプフロツプ
で構成した選択回路である。該選択回路２３は記
憶信号r11が入力すると高速クロツクφでサンプ
リングし、記憶信号r12「１」を出力する。該選択
信号r12はサンプル回路２５を通つて要求信号Ｒ
としてプロセツサ（図示せず）へ出力される。選
択信号r12は選択回路２４に入力して記憶信号r21
「１」が来ているにもかかわらず選択信号r22の出
力をおさえる。又ラツチ回路を経由した信号はフ
ラグ信号REQFとして出力する。プロセツサ（図
示せず）は前記要求信号Ｒとフラグ信号REQFに
よつて何の情報であるかを判断する。第８図はＤ
形フリツプフロツプ３３，３４で構成した立上り
検出回路である。一瞬の短時間出力される許可信
号Ａを受けた立上り検出回路２６のフリツプフロ
ツプ３３がセツトされ、該フリツプフロツプ３３
の出力をフリツプフロツプ３４において高速クロ
ツクφでサンプリングする。前記フリツプフロツ
プ３４は許可信号A1を出力し、アンド論理回路
２８，２９に印加してリセツト信号r13を出力す
る。該リセツト信号r13で要求受付回路２１をリ
セツトする。要求受付回路２１がリセツトされる
と選択信号r12が「０」になり選択回路２４が有
効状態になつて記憶信号r21を受付ける状態にな
る。それまでに記憶信号r21が「１」の状態であ
れば前記選択信号r22が「１」となつて次の要求
信号Ｒが出力される。立上り検出回路２６は許可
信号Ａの立上がりを検出する回路であり、この立
上り検出回路２６はプロセツサから出力される許
可信号Ａのパルス幅が短かくても前記許可信号Ａ
の立ち上がりをラツチして必要なパルス幅を作り
出すもので、第６図に示す許可信号A1が許可信
号Ａをラツチした信号である。以上説明した如く
外部要求信号r10，r20が同時に要求受付回路２１，
２２に入力しても、前記要求受付回路２１，２２
で時間差を与えるため要求信号Ｒを正しく出力で
きる。勿論外部要求信号r10，r20に時間差がある
形で入力した場合にも正しい要求信号Ｒを出力す
ることは言うまでもない。また短時間与えられる
許可信号Ａについても立上り検出回路２６により
確実とらえられ本アービタ回路内で必要な時間幅
に拡大される。
路２１，２２に各々同時に入力した場合について
説明する。第６図はこの場合の各回路の動作を示
している。要求受付回路２１又は２２は外部要求
信号r10，r20を180度位相が異なるクロツク０φと
πφでサンプリングする。そのため要求受付回路
２１に記憶された信号r11と要求受付回路２２に
記憶された信号r2は必ず時間差が生ずる。要求受
付回路２１は第５図に示す如く外部要求信号r10
が入力されるとＤ形フリツプフロツプ素子３０に
おいてクロツク０φでサンプリングする。該フリ
ツプフロツプ素子３０の出力がＤ形フリツプフロ
ツプ素子３１に入り、記憶信号r11は「１」とな
る。該信号r11はリセツト信号r13が入力されるま
でホールドする。第７図はＤ形フリツプフロツプ
で構成した選択回路である。該選択回路２３は記
憶信号r11が入力すると高速クロツクφでサンプ
リングし、記憶信号r12「１」を出力する。該選択
信号r12はサンプル回路２５を通つて要求信号Ｒ
としてプロセツサ（図示せず）へ出力される。選
択信号r12は選択回路２４に入力して記憶信号r21
「１」が来ているにもかかわらず選択信号r22の出
力をおさえる。又ラツチ回路を経由した信号はフ
ラグ信号REQFとして出力する。プロセツサ（図
示せず）は前記要求信号Ｒとフラグ信号REQFに
よつて何の情報であるかを判断する。第８図はＤ
形フリツプフロツプ３３，３４で構成した立上り
検出回路である。一瞬の短時間出力される許可信
号Ａを受けた立上り検出回路２６のフリツプフロ
ツプ３３がセツトされ、該フリツプフロツプ３３
の出力をフリツプフロツプ３４において高速クロ
ツクφでサンプリングする。前記フリツプフロツ
プ３４は許可信号A1を出力し、アンド論理回路
２８，２９に印加してリセツト信号r13を出力す
る。該リセツト信号r13で要求受付回路２１をリ
セツトする。要求受付回路２１がリセツトされる
と選択信号r12が「０」になり選択回路２４が有
効状態になつて記憶信号r21を受付ける状態にな
る。それまでに記憶信号r21が「１」の状態であ
れば前記選択信号r22が「１」となつて次の要求
信号Ｒが出力される。立上り検出回路２６は許可
信号Ａの立上がりを検出する回路であり、この立
上り検出回路２６はプロセツサから出力される許
可信号Ａのパルス幅が短かくても前記許可信号Ａ
の立ち上がりをラツチして必要なパルス幅を作り
出すもので、第６図に示す許可信号A1が許可信
号Ａをラツチした信号である。以上説明した如く
外部要求信号r10，r20が同時に要求受付回路２１，
２２に入力しても、前記要求受付回路２１，２２
で時間差を与えるため要求信号Ｒを正しく出力で
きる。勿論外部要求信号r10，r20に時間差がある
形で入力した場合にも正しい要求信号Ｒを出力す
ることは言うまでもない。また短時間与えられる
許可信号Ａについても立上り検出回路２６により
確実とらえられ本アービタ回路内で必要な時間幅
に拡大される。
第１図では二つの外部要求信号がプロセツサに
アクセスする場合について説明したが、ｎ個の外
部要求信号がプロセツサにアクセスする場合は、
ｎ相のクロツクを用い、各要求信号に時間差をも
たせる回路構成すれば三つ以上の要求信号に対す
るアービタ回路も可能である。この場合立上り検
出回路２６は第８図に示す回路形で可能である。
アクセスする場合について説明したが、ｎ個の外
部要求信号がプロセツサにアクセスする場合は、
ｎ相のクロツクを用い、各要求信号に時間差をも
たせる回路構成すれば三つ以上の要求信号に対す
るアービタ回路も可能である。この場合立上り検
出回路２６は第８図に示す回路形で可能である。
（発明の効果）
以上説明した如く本発明は各要求受付回路のク
ロツクに位相差をもたせ、外部要求信号が同時に
入力した場合でも、簡単な回路構成で容易に時間
差を与えることができ安定した動作が確保でき
る。またプロセツサより入力される許可信号が短
時間のパルス幅であつても立上り検出回路２６に
より検出し必要な一定のパルス幅にラツチしたこ
とにより確実に動作し、プロセツサに許可信号を
保持させてもよい、即ちプロセツサの負担を軽減
できるアービタ回路を実現できる。
ロツクに位相差をもたせ、外部要求信号が同時に
入力した場合でも、簡単な回路構成で容易に時間
差を与えることができ安定した動作が確保でき
る。またプロセツサより入力される許可信号が短
時間のパルス幅であつても立上り検出回路２６に
より検出し必要な一定のパルス幅にラツチしたこ
とにより確実に動作し、プロセツサに許可信号を
保持させてもよい、即ちプロセツサの負担を軽減
できるアービタ回路を実現できる。
第１図は本発明に係るアービタ回路のブロツク
図、第２図は従来のアービタ回路図、第３図、第
４図は従来のアービタ回路のタイムチヤート、第
５図は本発明に係る受付要求回路図、第６図はタ
イムチヤート、第７図は選択回路の回路図、第８
図は立上り検出回路の回路図である。 １，２，３……フリツプフロツプ、４……選択
回路、５，〜，１９……ナンド論理素子、２１，
２２……要求受付回路、２３，２４……選択回
路、２５……サンプル回路、２６……立上り検出
回路、２７……ラツチ回路、２８，２９……アン
ド論理素子、３０，３１，３２，３３，３４……
Ｄ形フリツプフロツプ。
図、第２図は従来のアービタ回路図、第３図、第
４図は従来のアービタ回路のタイムチヤート、第
５図は本発明に係る受付要求回路図、第６図はタ
イムチヤート、第７図は選択回路の回路図、第８
図は立上り検出回路の回路図である。 １，２，３……フリツプフロツプ、４……選択
回路、５，〜，１９……ナンド論理素子、２１，
２２……要求受付回路、２３，２４……選択回
路、２５……サンプル回路、２６……立上り検出
回路、２７……ラツチ回路、２８，２９……アン
ド論理素子、３０，３１，３２，３３，３４……
Ｄ形フリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 複数のプロセツサによつて並行処理を行う同
期形アービタ回路において、 位相の異なるクロツクによつて入力信号をサン
プリングする複数の要求受付回路と、最先の入力
信号を選択し、他の入力信号をおさえる選択回路
と、該選択回路の出力を受けてプロセツサへ要求
信号を出力するサンプリング回路と、プロセツサ
からの許可信号を受けて該許可信号のパルス幅を
所定の幅にする立上り検出回路を有し、前記立上
り検出回路の出力で選択された要求回路をリセツ
トするように構成したことを特徴とする同期形ア
ービタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21419684A JPS6194170A (ja) | 1984-10-15 | 1984-10-15 | 同期形ア−ビタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21419684A JPS6194170A (ja) | 1984-10-15 | 1984-10-15 | 同期形ア−ビタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6194170A JPS6194170A (ja) | 1986-05-13 |
| JPH023221B2 true JPH023221B2 (ja) | 1990-01-22 |
Family
ID=16651819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21419684A Granted JPS6194170A (ja) | 1984-10-15 | 1984-10-15 | 同期形ア−ビタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194170A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4780822A (en) * | 1986-09-17 | 1988-10-25 | Integrated Device Technology, Inc. | Semaphore circuit for shared memory cells |
| JPS63106897A (ja) * | 1986-10-24 | 1988-05-11 | 能美防災株式会社 | 防災装置などに使用される多ポ−トｒａｍ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017556A (ja) * | 1973-06-13 | 1975-02-24 | ||
| JPS52132648A (en) * | 1976-04-28 | 1977-11-07 | Nec Corp | Priority selector circuit |
| JPS5582329A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | First-come decision system of interface switch |
-
1984
- 1984-10-15 JP JP21419684A patent/JPS6194170A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017556A (ja) * | 1973-06-13 | 1975-02-24 | ||
| JPS52132648A (en) * | 1976-04-28 | 1977-11-07 | Nec Corp | Priority selector circuit |
| JPS5582329A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | First-come decision system of interface switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6194170A (ja) | 1986-05-13 |
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