JPS6189679A - Manufacture of semiconductor - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、□半導体装置例えばＧａＡｓ電界効電界効果
トンジスタ（ＦＥＴ）の製法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, such as a GaAs field effect transistor (FET).
従来、例えばＷＳｉ＋ ＴｉＷＳｉ＋ ＭｏＳｉ等の
高融点メタルをショットキゲートメタルとして用いるセ
ルファライン型のＧａＡｓ ＭＩＥＳＦＥＴの製法では
イオン注入領域の形成をずぺてレジストマスクを用いて
行っている。即ち、第４図Ａに示すように半絶縁性のＧ
ａＡｓ基体（１１の一生向に所定パターンのホトレジス
ト層（２）を被着形成し゛、このホトレジスト層（２）
をマスクとしてＮ形不純物をイオン注入して基体主面に
Ｎ形チャンネル領域（３）を形成する。次に第４図Ｂに
示すようにチャンネル領域（３）の中央に高融点メタル
によるショットキゲートメタル（４）を所定パターンを
もって被着形成□して後、ホトレジスト層（２）とゲー
トメタル（４）をマスクにしてＮ形高濃度不純物をイオ
ン注入し、ソース領域（５Ｓ）及びドレイン領域（５Ｄ
）を形成するようになされる。Conventionally, in the manufacturing method of a self-line type GaAs MIESFET using a high melting point metal such as WSi+TiWSi+MoSi as a Schottky gate metal, the ion implantation region is entirely formed using a resist mask. That is, as shown in FIG. 4A, semi-insulating G
A photoresist layer (2) with a predetermined pattern is deposited on the entire direction of the aAs substrate (11), and this photoresist layer (2)
Using this as a mask, N-type impurity ions are implanted to form an N-type channel region (3) on the main surface of the substrate. Next, as shown in FIG. 4B, a Schottky gate metal (4) made of a high melting point metal is deposited in a predetermined pattern at the center of the channel region (3), and then a photoresist layer (2) and a gate metal (4) are deposited on the center of the channel region (3). ) as a mask, N-type high-concentration impurity ions were implanted into the source region (5S) and drain region (5D).
).
（発明が解決しようとする問題点゛〕
上述の従来製法では、構造が単純である事及び段差が少
ないという利点がある反面、マスク合せ工程が多く、且
つＧａＡｓ基体表面を製造工程あ半ばまで露出した状態
にしているため基体表面が汚染され易いという欠点があ
った。(Problems to be solved by the invention) The above-mentioned conventional manufacturing method has the advantage of a simple structure and few steps, but on the other hand, it requires many mask alignment steps and the surface of the GaAs substrate is exposed until the middle of the manufacturing process. This has the disadvantage that the surface of the substrate is easily contaminated.
特に、エンハンスメント型ＦＥＴ及びディプレッジコン
型ＦＥＴを有するＧａＡｓ ＭＥＳＦＥＴの集積回路（
ＩＣ）の製造ではミＮ形西濃度不純物のイオン注入が終
るまでに５回のマスク合せ工程（所謂レジスト工程）必
要である。即ち、（ｉ）基板÷−カー形成の際、（ｉｉ
）エンハンスメント型のチャンネル領域形成の際、（ｉ
ｉｉ ）ディプレッション型のチャンネル領域形成の際
、（ｉｖ）ショットキゲートメタル加工の際及び（ｖ）
ａ＋濃度のソース及びドレイン領域形成の際の５回であ
る。これはイオン注入をすべてレジストマスクを用いて
行っているためである。In particular, GaAs MESFET integrated circuits (
In the manufacture of ICs, five mask alignment steps (so-called resist steps) are required to complete the ion implantation of N-type impurities. That is, (i) when forming the substrate/-car, (ii)
) When forming an enhancement type channel region, (i
ii) during depression type channel region formation, (iv) during Schottky gate metal processing, and (v)
This is five times when forming the a+ concentration source and drain regions. This is because all ion implantation is performed using a resist mask.
本発明は、上述の点に鑑み、マスク合せ工程を削減して
製造工程の簡素化を図り、また半導体基体表面への汚染
を防止し得る等、信頼性の高い半導体装置即ち電界効果
トランジスタを製造することができる製法を提供するも
のである。In view of the above points, the present invention aims to simplify the manufacturing process by reducing the mask alignment process, and to manufacture a highly reliable semiconductor device, that is, a field effect transistor, which can prevent contamination of the semiconductor substrate surface. The present invention provides a manufacturing method that allows for
本発明は、半導体基体（１１）上に全面に絶縁層（１２
）を形成し、さらに、この上にレジストマスク（１２）
を形成して後、選択エツチングによって絶縁層（１２）
にレジストマスク（１２）の開口（１３）より大きめの
開口部（１５Ｅ）を形成する。次にレジストマスク（１
２）の開口（１３）を通して第１４電形の不純物を導入
して基体（１１）の主面にチャンネル領域（１６１Ｅ）
を形成して後、レジストマスク（１４）を除去し、チャ
ンネル領域（１６Ｅ）の中央にチャンネル領域（１６Ｅ
）を横切るショットキゲートメタル（２１）を形成する
。次で絶縁層（１２）及びショットキゲートメタル（２
１）をマスクにチャンネル領域に１１１１６度不純物を
導入してソース領域（２３５）及びドレイン領域（２３
Ｄ）を形成するようになす。The present invention provides an insulating layer (12) on the entire surface of the semiconductor substrate (11).
), and furthermore, a resist mask (12) is formed on this.
After forming the insulating layer (12), selective etching is performed to form the insulating layer (12).
An opening (15E) larger than the opening (13) of the resist mask (12) is formed in the resist mask (12). Next, resist mask (1
A channel region (161E) is formed on the main surface of the substrate (11) by introducing an impurity of the 14th electric type through the opening (13) of 2).
After forming the resist mask (14), a channel region (16E) is formed in the center of the channel region (16E).
) is formed to cross the Schottky gate metal (21). Next, insulating layer (12) and Schottky gate metal (2)
Using 1) as a mask, impurities are introduced into the channel region at 11,116 degrees to form the source region (235) and drain region (23).
D).
半導体基体（１１）としては、ｍ−ｖ族化合物半導体基
体例えばＧａＡｓ、或いはその他の半導体を用い得る。As the semiconductor substrate (11), an m-v group compound semiconductor substrate, such as GaAs, or other semiconductors can be used.
又、絶縁層”（１２）としては、ＳｉＮ又はＳｉＯ２等
を用いることができる。Further, as the insulating layer "(12), SiN, SiO2, etc. can be used.
工程の初めに半導体基体（１１）の表面に形成した絶縁
層（１２）が最後の工程まで残ることになり、製造中に
半導体基体表面が汚染から保護される。The insulating layer (12) formed on the surface of the semiconductor body (11) at the beginning of the process remains until the final process, so that the semiconductor body surface is protected from contamination during manufacturing.
また絶縁層（稽の開口部、（１５Ｅ）がマスク（１４）
の開口（１３）より大きめ←形成され、マスクの開口を
通じて第１導電形の不純物導入が行われてチャンネル領
域（１６Ｅ）が形成されるのでごチャンネル領域（１６
Ｅ）は絶縁層（１２）の開口部（−１５１Ｅ）内に存す
ることになる。従ってショットキゲートメタル（２１）
がチャンネル領域（１６Ｅ）を完全に横切って形成され
る。また絶縁１ｍ（１２）とショットキゲートメタル（
２１）が、ソース及、びドレイン領域形成の１際の商雫
度不純物導入のマスぞに利用され、所謂セルファライン
でソース及びドレイン領域（２３Ｓ）及び（２３０）が
形成される。In addition, the opening of the insulating layer (15E) is the mask (14).
The channel region (16E) is formed larger than the opening (13) of the mask, and impurities of the first conductivity type are introduced through the opening of the mask to form the channel region (16E).
E) will exist within the opening (-151E) of the insulating layer (12). Therefore Schottky gate metal (21)
is formed completely across the channel region (16E). In addition, insulation 1m (12) and Schottky gate metal (
21) is used in each cell for introduction of commercially low impurities at the time of forming the source and drain regions, and the source and drain regions (23S) and (230) are formed in a so-called self-line.
このとき、絶縁、層（１２）のバぞ−ンはチャンネル領
域形成の際のエソチング工程で形成されることにより、
この高濃度不純物導入時に新たなマスク合せ工程が不要
となり、又マスク形成工程が１回分省略される。At this time, the insulation layer (12) is formed in the etching process when forming the channel region.
When introducing this high concentration impurity, a new mask alignment process is not required, and one mask forming process is also omitted.
以ド、図面を参照して本発明による半導体装置の製法の
実施例を説明する。Hereinafter, embodiments of a method for manufacturing a semiconductor device according to the present invention will be described with reference to the drawings.
本例においては、先ず第１図Ａに示すように半導体基体
例えば半絶縁性のＧａＡｓ基体（１１）を用怠し、その
−主面の全面に５ｉ０２． ＳｉＮ等による絶縁層、本
例ではＳｉＮ層（１２）をＣＶＤ （化学気相成長）法
で被着形成する。そして、このＳｉＮ Ｉｔｉ４ （１
２）上にその例えばエンハンスメント型ＦＢ’ｒを形成
すべき位置に対応した部分に開口（１３）を有した第１
のホトレジストＪＷ（１４）を被着し、このホトレジス
トを儒（１４）を耐エツチングマスクとして使用し、そ
の開口（１３）を通じてＳｉＮ層（１２）を選択エツチ
ングしてＳｉＮ層（１２）にＧａＡｓ基体（１１）が臨
む開口部（１，５Ｅ）を形成する。この場合、オーバエ
ツチングを施して開口部（１５Ｅ）がホトレジスト層（
１４）の開口（１３）より大き目に、即ち開口部（１５
Ｂ）の周縁がホトレジスト層の開口（１３）の周縁より
後退するように形成する。そして、このホトレジストＪ
ｎ（１４）の開口（１３）を通じて例えばＮ形不純物を
イオン注入してエンハンスメント型ＦＥＴのチャンネル
領域（１６Ｅ）を形成する。In this example, first, as shown in FIG. 1A, a semiconductor substrate, such as a semi-insulating GaAs substrate (11), is used, and a 5i02. An insulating layer made of SiN or the like, in this example a SiN layer (12), is deposited by CVD (chemical vapor deposition). And this SiN Iti4 (1
2) A first plate having an opening (13) at a portion corresponding to the position where the enhancement type FB'r is to be formed, for example.
Using the photoresist JW (14) as an etching-resistant mask, the SiN layer (12) is selectively etched through the opening (13) to form a GaAs substrate on the SiN layer (12). An opening (1, 5E) facing (11) is formed. In this case, overetching is performed so that the opening (15E) is formed in the photoresist layer (
14), that is, the opening (15) is larger than the opening (13) of the opening (14).
B) is formed so that its peripheral edge is set back from the peripheral edge of the opening (13) in the photoresist layer. And this photoresist J
For example, an N-type impurity is ion-implanted through the n(14) opening (13) to form a channel region (16E) of an enhancement type FET.
次に、第１図ＢにボずようにＳｓＮ Ｉ？ｉ （１２）
を含む基体表面に、ディプレッション型ＦＥＴを形成ず
べき位置に対応した部分に開口（１７）を自した第２の
ホトレジストＪｉ（１Ｂ）を被着し、このホトレジスト
層（１８）を耐エツチングマスクとして使用し、その開
口（１７）を通じてＳｉＮ 層（１２）を選択エツチン
グしてＳｉＮ Ｉ宿（１２）に開口部（１５０）を形成
する。この場合の°開口部（１５υ）も前述と同じよう
に第２のホトレジスト層（１Ｂ＞の開口（１７）より大
き目に形成する。そして、この第２のホトレジストハラ
（１８）の開口（１７）を通じてＮ形不純物をイオン注
入してディプレッション型ＦＥＴのチャン−ネル領域（
１６Ｄ）を形成する。Next, as shown in Figure 1B, SsN I? i (12)
A second photoresist Ji (1B) having an opening (17) in a portion corresponding to the position where a depression type FET is to be formed is deposited on the surface of the substrate including the substrate, and this photoresist layer (18) is used as an etching-resistant mask. and selectively etching the SiN layer (12) through the opening (17) to form an opening (150) in the SiN I hole (12). In this case, the opening (15υ) is also formed larger than the opening (17) in the second photoresist layer (1B>) in the same manner as described above.The opening (17) in this second photoresist layer (18) is N-type impurities are ion-implanted through the depletion type FET channel region (
16D).
次に、ホトレジストｒ４（１８）を除去し、イオン注入
１ｆｔ即ちチャンネル領域（１６１Ｅ）及び（１６０）
をＡｓ１１３雰囲気中でアニール処理して活性化する。Next, the photoresist r4 (18) is removed and the 1ft of ion implantation is performed, i.e. the channel region (161E) and (160).
is activated by annealing in an As113 atmosphere.
このアニール処理においては１．ＳｉＮ ｊｅｔ （１
２）が被着された状態で行うため、従来の２枚のウェー
ハを表向同士を重ね合わせてアニールする場合のウェー
ハ同士の１くっつき」を避けて、所謂キャップレスアニ
ールとすることができる。In this annealing process, 1. SiN jet (1
2) is applied, so it is possible to avoid the ``one sticking of the wafers'' that occurs when two wafers are conventionally annealed with their front sides stacked on top of each other, resulting in so-called capless annealing.
次に、第１図Ｃにボずように全面にショットキゲートメ
タルとなるべき例えば何Ｓｔ、 ＴｉＷＳｉ、 Ｍｏ５
ｔ等の如き高融点メタル（１９）を例えばスパッターに
て被着形成し、さらにこの高融点メタル（１９）上にＳ
ｉＯ□＃（２０）をＣＶＤ （化学気相成長）法によっ
て被着形成する。このＳｉ０２Ｍ（２０）は、後の高融
点メタル（１９）のエツチング加工を容易にするのと、
Ｎ形高濃度不純物のイオン注入時のマスク効果を上げる
役目を果す。Next, as shown in Figure 1C, the entire surface should be made of Schottky gate metal, such as St, TiWSi, Mo5.
A high melting point metal (19) such as T is deposited, for example, by sputtering, and then S
iO□#(20) is deposited by CVD (chemical vapor deposition). This Si02M (20) facilitates the later etching process of the high melting point metal (19), and
It serves to increase the masking effect during ion implantation of N-type high concentration impurities.
次に、第３図のホトレジスト（図示せず）をマスクにシ
ョットキゲート電極に対応する部分を残すようにＳ ｉ
Ｏ２層（２０）を選択エツチングして後、さらに、プラ
ズマエツチング法によって高融点メタル（１９）を選択
エツチングし、夫々のチャンネル領域（１６Ｂ）及び（
１６０）を横切る所定パターンのショットキゲートメタ
ル即ちショットキゲート電極（２１）及び（２２）を形
成する。この場合、第１図Ａ及びＢの工程でＳｉＮ層（
１２）の開口部（１５Ｅ）及び（１５０）をホトレジス
ト層の開口（１３）及び（１７）より大きめに形成した
ために、第３図に示すようにチャンネル領域（１６Ｅ）
及び（１６０）の活性化アニール時に横方向拡散が生じ
てもアニール後の領域（１６Ｅ２ ）及び（１６０２）
を・完全に横切ってＳｉＮ 層（１２）上に延長するシ
シソトキゲ−１・電極（２１）及び（２２）が形成でき
る。Next, using the photoresist (not shown) shown in FIG. 3 as a mask, Si
After selectively etching the O2 layer (20), the high melting point metal (19) is further selectively etched by plasma etching to form the respective channel regions (16B) and (
Schottky gate metal, ie, Schottky gate electrodes (21) and (22), are formed in a predetermined pattern across 160). In this case, the SiN layer (
Since the openings (15E) and (150) of 12) were formed larger than the openings (13) and (17) of the photoresist layer, the channel region (16E) was formed as shown in FIG.
Even if lateral diffusion occurs during activation annealing of (160) and (160), the regions (16E2) and (1602) after annealing
- Electrodes (21) and (22) can be formed extending completely across the SiN layer (12).
なお、第３図中（１６Ｅ１）及び（１６０１）はアニー
ル前の領域である。Note that (16E1) and (1601) in FIG. 3 are regions before annealing.
次に第ｉｔｇ＋Ｄ及び第２図に示すようにＳｉＮ Ｊｉ
ｆ（１２）及びショットキゲート電極（２１） 、
（２２）をマスクに用いてＮ形高濃度不純物をイオン注
入して夫々のチャンネル領域（１６，Ｅ）及び（１６０
）にソース領域（２３Ｓ） 、 （２４Ｓ）とドレイ
ン領域（２３０） 、 （２４Ｄ ）を形成する。そ
して、ショットキゲート電極（２１）及び（２２）上の
Ｓｉ（ｈＪＭ （２０）を除去してソース及びドレイン
領域の活性化のためのアニール処理を施す。Next, as shown in FIG.
f (12) and Schottky gate electrode (21),
Using (22) as a mask, N-type high concentration impurities were ion-implanted to form the respective channel regions (16,E) and (160).
), source regions (23S), (24S) and drain regions (230), (24D) are formed. Then, the Si(hJM (20)) on the Schottky gate electrodes (21) and (22) is removed and annealing treatment is performed to activate the source and drain regions.
次に、全面に５ｉ０２１日（２５）をＣＶＤ法に°ζ被
着形成して後、第４のホトレジスト１￥ｊ（図示せず）
を介してＳｉ０２１ｍ （２５）のソース領域（２３Ｓ
）。Next, after coating 5i021 (25) on the entire surface by CVD, a fourth photoresist 1j (not shown) is applied.
Si021m (25) source region (23S
).
（２４Ｓ ’） 、ドレイン領域（２３０） 、 （
２４Ｄ）及びショッキゲート電極（２１） 、 （２
２）に対応する部分を選択的にエツチング除去して窓孔
を形成し、次で全面にオーミックメタル（２６）例えば
Ａｕ−Ｇｅ／Ｎｉを蒸着して後、ＳｉＯ２層（２５）と
共にその」−のオーミックメタル（２６）をリフトオフ
し、ソース電極（２７Ｓ ） 、 （２８Ｓ ） 、
ドレイン電極（２７Ｄ）。(24S'), drain region (230), (
24D) and Shockey gate electrodes (21), (2
The portion corresponding to 2) is selectively etched away to form a window hole, and then an ohmic metal (26) such as Au-Ge/Ni is deposited on the entire surface, and then the SiO2 layer (25) is removed. Lift off the ohmic metal (26) of the source electrodes (27S), (28S),
Drain electrode (27D).
（２８Ｄ）及びゲート電極（２１’）、 （２２’）
を形成する。(28D) and gate electrode (21'), (22')
form.
斯くシて第１図Ｅに示すように、エンハンスメント型Ｆ
ＥＴ（２９）及びディプレッション型ＦＥＴ（３０）を
有する目的のＧａＡｓＦ Ｅ Ｔの集積回路を得る。Thus, as shown in FIG. 1E, the enhancement type F
A target GaAsFET integrated circuit having an ET (29) and a depletion type FET (30) is obtained.
尚、上側ではエンハンスメント型ＦＥＴ及びディプレッ
ション型ＦＥＴを共に有する半導体集積回路に適用した
が、単体のショットキ障壁形ＦＥＴの製造にも適用でき
る。Although the above embodiment is applied to a semiconductor integrated circuit having both an enhancement type FET and a depletion type FET, it can also be applied to manufacturing a single Schottky barrier type FET.
一ヒ述した本発明によれば、工程の初めに半導体基体（
１１）の全面にＳｉＮ又はＳ ｉ０２等の絶縁層（１２
）が被着形成され、以後の不純物導入に際して絶縁層（
１２）の一部が選択除去されるも、最後の工程まで絶縁
層（１２）が残るので、半導体基体（１１）の表面が保
護され、表面汚染が防止される。また、チャンネルＩ’
４（ｔ６ｇ）及び（１６Ｄ）を形成する際のＮ形不純物
導入時に、絶縁層（１２）を選択エツチング加工するの
で、後のＮ十形不純物導入時のマスク合せ工程が省略で
きる。また、この絶縁層（１２）のパターンが後まで残
るので最初のマーカ形成が省略できる。また、チャンネ
ル１ｍ（１６Ｅ）及び（１６０）の形成の際に選択エツ
チングされた絶縁層（１２）が、ソース及びドレイン領
域を形成する際のＮ十形不純物導入時のマスクとなるの
で、マスク形成工程が１回分省略できる。絶縁層（１２
）の選択エツチングでは、その開口部（１５ｔり。According to the present invention described above, the semiconductor substrate (
An insulating layer (12) made of SiN or SiO2 is formed on the entire surface of the
) is deposited and an insulating layer (
Even though a portion of the semiconductor substrate (12) is selectively removed, the insulating layer (12) remains until the final step, so the surface of the semiconductor substrate (11) is protected and surface contamination is prevented. Also, channel I'
Since the insulating layer (12) is selectively etched when introducing the N-type impurity when forming 4(t6g) and (16D), the mask alignment step when introducing the N+-type impurity later can be omitted. Furthermore, since the pattern of this insulating layer (12) remains until later, the initial formation of markers can be omitted. In addition, the insulating layer (12) selectively etched when forming the channels 1m (16E) and (160) serves as a mask when introducing the N+ type impurity when forming the source and drain regions. One step can be omitted. Insulating layer (12
), the opening (15t) is selectively etched.
（１５０）が第１及び第２のホトレジスト層（１４）及
び（１８）の開口（１３）及び（１７）よりも大き目と
なるように形成される。従ってイオン注入によってチャ
ンネル領域（１６Ｂ）及び（１６Ｄ）を形成した後に活
性化アニール処理しても、チャンネル領域（１６Ｅ ）
及び（１６０）の端縁は絶縁層（１２）の開口部（１３
） 、 （１７）の内側に存する。従って、ショット
キゲート電極（２１）及び（２２）はチャンネル領域（
１６Ｂ）及び（１６０）を完全に横切って形成すること
ができる。The openings (150) are formed to be larger than the openings (13) and (17) of the first and second photoresist layers (14) and (18). Therefore, even if activation annealing is performed after forming channel regions (16B) and (16D) by ion implantation, channel regions (16E)
The edges of (160) and (160) are connected to the opening (13) of the insulating layer (12).
), exists inside (17). Therefore, the Schottky gate electrodes (21) and (22) are connected to the channel region (
16B) and (160).
上記実施例において、Ｎ十形不純物のイオン注入では絶
縁層（１２）をマスクとして使用するため、イオン打ち
込みエネルギーを高（することができる。In the above embodiment, since the insulating layer (12) is used as a mask in the ion implantation of the Nx type impurity, the ion implantation energy can be increased.
また、活性化アニールは絶縁ＪＮ（１２）が有る状懸で
行われるので、所謂キャンプレスアニールが可能となり
、従来の２枚のウェーハを表面同士が向き合うように重
ね合せて活性化アニールする時に問題となるウニ・−ハ
同士の所謂「くっつき」か解消される。In addition, since activation annealing is performed with the insulation JN (12) present, so-called campless annealing is possible, which eliminates the problem when activation annealing is performed by stacking two wafers with their surfaces facing each other. The so-called ``sticking'' between the sea urchins and the sea urchins will be resolved.
さらに、ショット箪ゲート電極（２１）及び（２２）が
チャンネル領域（”１６Ｂ ）及び（１６０）より絶縁
層（１２）上に延長して形成されるため寄生効果が低減
される。Furthermore, since the shot gate electrodes (21) and (22) are formed to extend above the insulating layer (12) from the channel regions (16B) and (160), parasitic effects are reduced.
従って、本発明は製造工程の簡略化が図れると同時に、
素子の高性能化が図れるものであり、特にＧａＡｓＦ
Ｅ Ｔの製造に通用して好適ならしめるものである。Therefore, the present invention can simplify the manufacturing process, and at the same time
It can improve the performance of devices, especially GaAsF.
This makes it suitable for the production of ET.
第１図Ａ−Ｅは本発明の製法の一実施例を不才工程順の
断面図、第２図及・び第３図は本発明の説明に供する斜
視図及び路線的平面図、第４図Ａ及びＢは従来の腰法例
を示す工程順の断面図である。
（１１）は半導体基体、（１２）は絶縁層、（１３）（
１７）は開口、（１４） （１Ｂ）はホトレジスト層
、（１５Ｅ ） （１５０）は開口部、（１６Ｅ）
（１６０）はチャンネル領域、（１９）は高融点メタ
ル、（２０）は５ｉ０２層、（２１） （２２）はシ
ョットキゲート電極、（２３Ｓ） （２４Ｓ ）はソ
ース領域、（２３Ｄ ＞ （２４Ｄ ）はドレイン領
域である。FIGS. 1A to 1E are cross-sectional views showing one embodiment of the manufacturing method of the present invention in the order of the steps; FIGS. 2 and 3 are perspective views and line plan views for explaining the present invention; Figures A and B are cross-sectional views showing a conventional waist method in the order of steps. (11) is a semiconductor substrate, (12) is an insulating layer, (13) (
17) is the opening, (14) (1B) is the photoresist layer, (15E) (150) is the opening, (16E)
(160) is the channel region, (19) is the high melting point metal, (20) is the 5i02 layer, (21) (22) is the Schottky gate electrode, (23S) (24S) is the source region, (23D > (24D) is This is the drain region.
Claims (1)
ッチングによりマスクの開口より大き目の開口部を形成
する工程と、上記マスクの開口を通じて第１導電形の不
純物を導入してチャンネル領域を形成する工程と、上記
チャンネル領域を横切ってショットキゲートメタルを形
成する工程と、上記絶縁層及び上記ショットキゲートメ
タルをマスクに用いて上記チャンネル領域に高濃度不純
物を導入してソース領域及びドレイン領域を形成する工
程とを有することを特徴とする半導体装置の製法。A step of forming an insulating layer on the entire surface of the semiconductor substrate, forming an opening larger than the opening of the mask by etching in the insulating layer, and introducing an impurity of the first conductivity type through the opening of the mask to form a channel region. a step of forming a Schottky gate metal across the channel region; and a step of introducing a high concentration impurity into the channel region using the insulating layer and the Schottky gate metal as a mask to form a source region and a drain region. 1. A method for manufacturing a semiconductor device, the method comprising: forming a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21183884A JPS6189679A (en) | 1984-10-09 | 1984-10-09 | Manufacture of semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21183884A JPS6189679A (en) | 1984-10-09 | 1984-10-09 | Manufacture of semiconductor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189679A true JPS6189679A (en) | 1986-05-07 |
Family
ID=16612420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21183884A Pending JPS6189679A (en) | 1984-10-09 | 1984-10-09 | Manufacture of semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189679A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209178A (en) * | 1987-02-26 | 1988-08-30 | Agency Of Ind Science & Technol | Mes field-effect transistor |
| JPS6436078A (en) * | 1987-07-31 | 1989-02-07 | Agency Ind Science Techn | Field-effect transistor |
-
1984
- 1984-10-09 JP JP21183884A patent/JPS6189679A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209178A (en) * | 1987-02-26 | 1988-08-30 | Agency Of Ind Science & Technol | Mes field-effect transistor |
| JPH048942B2 (en) * | 1987-02-26 | 1992-02-18 | ||
| JPS6436078A (en) * | 1987-07-31 | 1989-02-07 | Agency Ind Science Techn | Field-effect transistor |
| JPH046092B2 (en) * | 1987-07-31 | 1992-02-04 | Kogyo Gijutsuin |
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